JPH0575304B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信制御装置に関し、特にダイレクト
メモリアクセスコントローラとデータ格納用メモ
リと回線制御部とそれらを制御する制御処理部と
を備えた通信制御装置における高速受信データの
受信制御に関するものである。

（従来の技術） 近年、DDX網などの普及により高速通信回線
が安価で提供されるようになり、通信の高速化が
進んできている。通信制御装置においても送信デ
ータをデータ格納用メモリからデータリンクコン
トローラ（以下「DLC」という）に書込む場合
や、DLCからの受信データをデータ格納用メモ
リに書込む場合に、データ転送制御の高速化を図
るために、ダイレクトメモリアクセス（以下
「DMA」という）コントローラを用いたDMA方
式が用いられている。

第３図は従来の通信制御装置の一構成例を示す
ブロツク図である。この通信制御装置は制御処理
部（以下CPUという）１、データ格納用メモリ
２、DMAコントローラ３、DLC４を具備して構
成される。なお、第３図において５は制御バス、
６はDMA要求信号（以下DRQ信号という）線、
７は受信終了割込信号線、８，９はデータバスで
ある。

一方、第４図に受信の場合を例とした、シーケ
ンスチヤートを示し、第５図に受信電文の例を示
す。第５図の受信電文はハイレベルデータリンク
制御（HDLC）手順のフレーム構成で、図中Ｆは
フラグシーケンス、Ａはアドレス部、Ｃは制御
部、I₁〜I_Nは情報部、FCS１，FCS２はフレーム
検査シーケンスである。

動作について説明すると、CPU１は受信開始
以前に、DMAコントローラ３に対して、受信デ
ータ転送数、データ格納用メモリ２の格納アドレ
ス等の初期設定（第４図）を行い、またDLC
４に対して受信コマンド書込み等の初期設定（第
４図）を行う。これらの初期設定によりDMA
コントローラ３及びDLC４は受信待状態となる。

次に受信待状態のDLC４が回線から電文の受
信を開始するとDLC４内の図示せぬデータバツ
フアに受信データがセツトされ、DLC４はDMA
コントローラ３に対して信号線６を介してDRQ
信号を送出する（第４図）。DRQ信号により
DMAコントローラ３はデータ格納用メモリ２及
びDLC４を直接制御して、DLC４内のデータバ
ツフアにセツトされた受信データをデータ格納用
メモリ２に転送する（第４図，）。以下同様
にDLC４内のデータバツフアに受信データがセ
ツトされる毎にDMAコントローラ３は受信デー
タをデータ格納用メモリ２に転送する。この間
CPU１の介在なしに、すなわちソフトフエアの
介在なしに、DMAコントローラ３により高速デ
ータの転送制御が行われる。

受信電文の終りをDLC４が検出すると、DLC
４はCPU１に対して信号線７を介して受信終了
割込信号を送出し、受信終了を通知する（第４図
）。そしてCPU１は実行中の処理プログラムを
中断して受信終了割込信号に対する割込処理を開
始する（第４図）。

割込処理において、CPU１は受信電文のデー
タ格納用メモリ２上の格納エリアおよび転送数を
知るために、DMAコントローラ３の内部レジス
タを読込む（第４図）。更にCPU１は次の電文
受信のためにDMAコントローラ３に対して、転
送数、データ格納用メモリ２のアドレス等の再設
定を行う（第４図）。また必要に応じてDLC４
に対して再設定を行い（第４図）、DMAコン
トローラ３及びDLC４は再び受信待状態となる。

このように従来の装置ではCPU１がデータ転
送の初期設定と次の電文受信のための再設定を行
ない、データ転送中はDMAコントローラ３が制
御を行なうことにより高速データの転送を実現し
ていた。

（発明が解決しようとする問題点） しかし、以上述べたように従来の通信制御装置
は、DLC４からデータ格納用メモリ２への高速
受信データの転送はDMAコントローラ３の制御
によりCPU１の介在なしに可能であるが、一電
文受信終了毎にCPU１は転送数を確認後に次電
文受信のためにDMAコントローラ３に対して再
設定を行うことが必要である。この再設定のため
に許される時間は、たとえばDDX網における通
信速度48000ビツト／秒においては、第５図の場
合、受信電文の受信終了割込信号の発生から次電
文受信DRQ信号の発生までの時間すなわち約
670μsである。さらにハイレベルデータリンク制
御順序のフレーム構成においては、フレームが連
続する場合、１つのフラグシーケンスで１つのフ
レームの終結を示すフラグシーケンスと次のフレ
ームの開始をフラグシーケンスを兼用することが
可能となつており、この場合、再設定に許される
時間は約500μsとなる。この限られた時間内で、
実現実行中のCPU１の処理プログラムにおける
各種ステータス情報の退避、受信電文のメモリ上
の格納エリア、転送数の認識、DMAコントロー
ラ３に対する再設定などの割込処理を行うことは
困難になつている。DMAコントローラ３に対す
る再設定ができない場合、先行受信電文と次の受
信電分がメモリ上連続したアドレスに格納されて
しまい、その結果受信電文の境界が不明となり、
正常な電文の後に別な電文若しくはその一部が付
加されているにも拘わらず、これを一つの正常電
文とみなしてしまうという欠点があつた。

本発明は、以上述べたCPUのDMAコントロー
ラに対する再設定が遅れた場合の次電文の連続格
納を防止することを目的とする。

（問題点を解決するための手段） 回線制御部と、データ格納用メモリと、DMA
コントローラと、これらの制御を行う制御処理部
とを有し、DMAコントローラがデータ格納用メ
モリ及び回線制御部を直接制御して、回線からの
電文を回線制御部を介してデータ格納用メモリに
転送する通信制御装置を対象とする。

本発明は上記装置において、電分受信終了でオ
ンとなり、次の電文を受信するためのDMAコン
トローラの再設定処理時に制御処理部から発せら
れる信号によりオフとなる手段を設け、該手段が
オンの間はDMAコントローラの動作を禁止する
よう構成したものである。

（作用） 回線からの電文を回線制御部が受信開始する
と、回線制御部からの指示を受けたDMAコント
ローラはデータ格納用メモリ及び回線制御部を直
接制御して、回線からの電文をデータ格納用メモ
リに転送・格納させる。

この電文受信が終了すると、前記手段はオンと
なる。その後、制御処理部はDMAコントローラ
に対し、次の電文を受信するための再設定処理を
行なつた後、前記手段をオフとする。これによ
り、前記手段がオンの間はDMAコントローラの
動作は禁止される。従つて、前記手段がオンの間
に次の電文を受信してもDMAコントローラの動
作は禁止されているので、従来のように受信電文
の境界が不明となることはない。尚、この間の受
信不能のデータは、前記手段がオフとなつた後に
再送される。

（実施例） 以下、本発明の一実施例を図面を参照して詳細
に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。図中、第３図と同一の構成要素には同一の
参照番号を付してある。第１図に示す実施例は、
第３図の構成によりフリツプフロツプ１０とゲー
ト１１を設けて構成される。ゲート１１は論理積
ゲートであり、DRQ信号線６上のDRQ信号及び
フリツプフロツプ１０のＱ出力を入力し、その論
理積出力であるDMA要求信号線１２上のDMA
要求信号（以下、DREQ信号という）をDMAコ
ントローラ３に出力する。フリツプフロツプ１０
はJK型フリツプフロツプであり、そのＪ入力端
子はDLC４からCPU１に向う受信終了割込信号
線７に接続され、Ｋ入力端子は制御バス５に接続
されている。

次に、本実施例の動作を第２図を参照して説明
する。ここで、第２図は、本実施例の動作タイム
チヤートである。

フリツプフロツプ１０がリセツトされている状
態で第２図ａに示す先行電文１がDLC４に入力
された場合、本実施例は第３図を参照して説明し
た動作と同一の動作を行い、電文ＡをDMAコン
トローラ３の制御のもとに、データ格納用メモリ
２に転送する。

電文１の終了をDLC４が検出すると、DLC４
は受信終了割込信号線７上にで示すパルスを発
生させる（第２図ｃ）。これにより、フリツプフ
ロツプ１０はオンとなる（同図ｄ）。一方、パル
スは受信終了割込信号線７を通り、CPU１に
も供給される。これにより受信終了を確認し
CPU１は、次電文Ｂのための新たなデータ格納
エリアの先頭アドレス等をDMAコントローラ３
に対して再設定する。この再設定処理が完了する
と、CPU１は制御バス５上に制御信号を送出し、
フリツプフロツプ１０をオフする（同図ｄ）。

ここで、このオフのタイミングを同図ｄに示す
タイミングとの２つの場合のに分けて説明す
る。

まず、タイミングはCPU１によるDMAコン
トローラ３の再設定処理が早く終つた場合であ
る。この場合、DLC４からの最初のDRQ信号
（同図ｂ）が発生られるときには既に、フリツプ
フロツプ１０はゴフ（端子は“１”となつてい
る）になつているので、DREQ信号線１２上には
DREQ信号′が現われる。従つて、次電文Ｂは
正常に受信される。

一方、フリツプフロツプ１０がタイミングで
オフになつた場合（これは、CPU１によるDMA
コントローラ３の再設定処理が遅れた場合であ
る）、DLC４からの最初のDRQ信号（同図ｂ）が
発生する時点ではフリツプフロツプ１０はオンの
まま保持されている（同図ｄ）。従つて、DRQ信
号はゲート１１で阻止され、DMAコントロー
ラ３へ伝えられない。換言すれば、DREQ信号
′は発生しない。電文Ｂの第２番目の受信デー
タのDRQ信号発生タイミングまでに電文Ｂの受
信データを引取ることができなければ、DLC４
は電文Ｂの受信を中断してオーバーランエラー
（本図には示さない内部ステータスビツト）をオ
ンとして、受信終了割込信号線７上のパルスを
発生させる。CPU１はこのパルスの受信割込
によりオーバーランエラーが発生したことを検出
すると、HDLC伝送制御手順に従つてエラー回路
手続きを取り、送信元から受信できなかつた電文
Ｂを再送してもらい、正常動作を継続する。

（発明の効果） 以上、詳細に説明したように、本発明によれば
受信終了後DMAコントローラの再設定処理が完
了するまで次電文のデータ格納用メモリへの転送
を禁止したので、次電文のデータ格納用メモリへ
の連続格納を防止できる。またこの方式を用いる
ことにより、通信の高速化に対応できる通信制御
装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示す実施例の動作タイムフロー
チヤート、第３図は従来の通信制御装置の構成を
示すブロツク図、第４図は第３図に示す従来の通
信制御装置の受信動作を示すシーケンスチヤー
ト、及び第５図は受信電文例を示す図である。 １……制御処理部（CPU）、２……データ格納
用メモリ、３……DMAコントローラ、４……回
線制御部（DLC）、５……制御バス、６……DRQ
信号線、７……受信終了割込信号線、８……デー
タバス、９……データバス、１０……フリツプフ
ロツプ、１１……ゲート、１２……DREQ信号
線。

Claims (1)

1. 【特許請求の範囲】 １ 回線制御部と、データ格納用メモリと、
   DMAコントローラと、これらの制御を行う制御
   処理部とを有し、DMAコントローラがデータ格
   納用メモリ及び回線制御部を直接制御して、回線
   からの電文を回線制御部を介してデータ格納用メ
   モリに転送する通信制御装置において、 電文受信終了でオンとなり、次の電文を受信す
   るためのDMAコントローラの再設定処理時に制
   御処理部から発せられる信号によりオフとなる手
   段を設け、 該手段がオンの間はDMAコントローラの動作
   を禁止することを特徴とする高速データ受信方
   式。 ２ 前記手段がオンの間、次の電文が受信された
   ときは、制御処理部は送信元に当該電文の再送を
   要求することを特徴とする特許請求の範囲第１項
   に記載の高速データ受信方式。