JP2664208B2 - ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 - Google Patents
ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法Info
- Publication number
- JP2664208B2 JP2664208B2 JP63156776A JP15677688A JP2664208B2 JP 2664208 B2 JP2664208 B2 JP 2664208B2 JP 63156776 A JP63156776 A JP 63156776A JP 15677688 A JP15677688 A JP 15677688A JP 2664208 B2 JP2664208 B2 JP 2664208B2
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- Japan
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- processor
- input
- memory access
- direct memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば電子交換機の如く入出力装置とメモ
リとこれらを制御するプロセッサとから成るシステムに
おいて、入出力装置からプロセッサへ送信されるダイレ
クトメモリアクセスの制御方式に関する。
リとこれらを制御するプロセッサとから成るシステムに
おいて、入出力装置からプロセッサへ送信されるダイレ
クトメモリアクセスの制御方式に関する。
入出力装置とプロセッサ間のダイレクトメモリアクセ
スに関しては、例えば交換研究会SE84−121のpp37〜42
で、「分散制御形パケット交換機のシステム構成」と題
する論文において説明されている。
スに関しては、例えば交換研究会SE84−121のpp37〜42
で、「分散制御形パケット交換機のシステム構成」と題
する論文において説明されている。
上記論文のパケット交換機では、入出力装置としての
回線対応部が、ダイレクトメモリアクセス機能を有す
る。この回線対応部（入出力装置）は、ダイレクトメモ
リアクセスを要求するとい、プロセッサに対してプロセ
ッサバス要求を送信する。プロセッサは、このプロセッ
サバス要求を受信すると、その後回線対応部とプロセッ
サ間のダイレクトメモリアクセス情報（メモリアドレス
とデータ）の伝達に要する時間とは無関係に、回線対応
部とプロセッサを結んでいるプロセッサバスを保留し、
その後回線対応部とメモリ間でダイレクトメモリアクセ
スを行なわせる。
回線対応部が、ダイレクトメモリアクセス機能を有す
る。この回線対応部（入出力装置）は、ダイレクトメモ
リアクセスを要求するとい、プロセッサに対してプロセ
ッサバス要求を送信する。プロセッサは、このプロセッ
サバス要求を受信すると、その後回線対応部とプロセッ
サ間のダイレクトメモリアクセス情報（メモリアドレス
とデータ）の伝達に要する時間とは無関係に、回線対応
部とプロセッサを結んでいるプロセッサバスを保留し、
その後回線対応部とメモリ間でダイレクトメモリアクセ
スを行なわせる。
ここで、回線対応部とプロセッサ間とでダイレクトメ
モリアクセス情報の伝達に要する時間が長いと、ダイレ
クトメモリアクセス実行時においてプロセッサがプロセ
ッサバスを保留する時間が長くなり、プロセッサがその
間メモリへのアクセスを行なうことができないため、プ
ロセッサの処理作業の速度が低下することとなる。
モリアクセス情報の伝達に要する時間が長いと、ダイレ
クトメモリアクセス実行時においてプロセッサがプロセ
ッサバスを保留する時間が長くなり、プロセッサがその
間メモリへのアクセスを行なうことができないため、プ
ロセッサの処理作業の速度が低下することとなる。
本発明の目的は、入出力装置とメモリとこれらを制御
するプロセッサから成るシステムにおいて、入出力装置
がダイレクトメモリアクセスを行なう際におけるプロセ
ッサバスの保留時間を短縮し、プロセッサの処理速度を
向上させることにある。本発明の他の目的は、入出力装
置とプロセッサとの間でダイレクトメモリアクセス情報
の伝達に要する時間とは無関係に、プロセッサバスを一
定時間だけ保留してダイレクトメモリアクセスを行なう
ことのできる方法を提供することにある。
するプロセッサから成るシステムにおいて、入出力装置
がダイレクトメモリアクセスを行なう際におけるプロセ
ッサバスの保留時間を短縮し、プロセッサの処理速度を
向上させることにある。本発明の他の目的は、入出力装
置とプロセッサとの間でダイレクトメモリアクセス情報
の伝達に要する時間とは無関係に、プロセッサバスを一
定時間だけ保留してダイレクトメモリアクセスを行なう
ことのできる方法を提供することにある。
これらの目的を達成するため本発明では、入出力装置
とプロセッサとの間に第１と第２のバッファレジスタと
これらを制御する手段とを設ける。そして、入出力装置
からのダイレクトメモリアクセス情報（メモリアドレス
とデータ）を一旦第２のバッファレジスタに格納した後
にプロセッサへ送信して、プロセッサバスを保留させて
ダイレクトメモリアクセスを実行させる。一方、プロセ
ッサから入出力装置への入出力命令は、一旦第１のバッ
ファレジスタに格納した後に入出力装置へ送信して、こ
れを実行させる。
とプロセッサとの間に第１と第２のバッファレジスタと
これらを制御する手段とを設ける。そして、入出力装置
からのダイレクトメモリアクセス情報（メモリアドレス
とデータ）を一旦第２のバッファレジスタに格納した後
にプロセッサへ送信して、プロセッサバスを保留させて
ダイレクトメモリアクセスを実行させる。一方、プロセ
ッサから入出力装置への入出力命令は、一旦第１のバッ
ファレジスタに格納した後に入出力装置へ送信して、こ
れを実行させる。
ここで、これら第１及び第２のバッファレジスタを制
御する手段は、第２のバッファレジスタがダイレクトメ
モリアクセス情報をすべて入出力装置から受け取った後
に、プロセッサに対してダイレクトメモリアクセス要求
を送出し、プロセッサはこれを受信してプロセッサバス
の保留を行なうので、一定の時間プロセッサバスを保留
するだけでダイレクトメモリアクセスが実行できる。
御する手段は、第２のバッファレジスタがダイレクトメ
モリアクセス情報をすべて入出力装置から受け取った後
に、プロセッサに対してダイレクトメモリアクセス要求
を送出し、プロセッサはこれを受信してプロセッサバス
の保留を行なうので、一定の時間プロセッサバスを保留
するだけでダイレクトメモリアクセスが実行できる。
以下、本発明の１実施例を第１図〜第８図を用いて説
明する。第１図において、１は本発明を用いた通信制御
装置、２は通信制御装置の入出力装置である回線対応部
であり、CCITT勧告X.25プロトコルを実現するLSI等を用
いて構成され、ダイレクトメモリアクセス制御機能を有
する。３は回線対応部２とプロセッサ８間でダイレクト
メモリアクセス時のメモリアドレスやデータを授受する
ダイレクトメモリアクセス信号線、４は本発明による第
１のバッファレジスタ、５は本発明による第２のバッフ
ァレジスタ、６は第１及び第２のバッファレジスタ4,5
の制御やダイレクトメモリアクセス制御を行うDMA制御
部、７はバッファレジスタ４または５を切り替えるセレ
クタ、８はプロセッサ、９はメモリ、10はプロセッサバ
ス、11は通信制御装置１と加入者を結ぶ加入者線、12は
回線対応部２よりDMA制御部６へダイレクトメモリアク
セス要求を通知するDMA要求線、13はDMA制御部６から回
線対応部２へダイレクトメモリアクセスの許可及び終了
を通知するDMA許可線、14はプロセッサ８の入出力命令
実行をDMA制御部６へ通知するオーダ実行線、15はDMA制
御部６からプロセッサ８へ入出力命令の受付及び実行終
了を通知するASW線である。16はDMA制御部６からプロセ
ッサ８へのCPVDMA要求線、17はプロセッサ８からDMA制
御部６へCPVDMA要求を受けつけたことを通知するCPVDMA
許可線である。
明する。第１図において、１は本発明を用いた通信制御
装置、２は通信制御装置の入出力装置である回線対応部
であり、CCITT勧告X.25プロトコルを実現するLSI等を用
いて構成され、ダイレクトメモリアクセス制御機能を有
する。３は回線対応部２とプロセッサ８間でダイレクト
メモリアクセス時のメモリアドレスやデータを授受する
ダイレクトメモリアクセス信号線、４は本発明による第
１のバッファレジスタ、５は本発明による第２のバッフ
ァレジスタ、６は第１及び第２のバッファレジスタ4,5
の制御やダイレクトメモリアクセス制御を行うDMA制御
部、７はバッファレジスタ４または５を切り替えるセレ
クタ、８はプロセッサ、９はメモリ、10はプロセッサバ
ス、11は通信制御装置１と加入者を結ぶ加入者線、12は
回線対応部２よりDMA制御部６へダイレクトメモリアク
セス要求を通知するDMA要求線、13はDMA制御部６から回
線対応部２へダイレクトメモリアクセスの許可及び終了
を通知するDMA許可線、14はプロセッサ８の入出力命令
実行をDMA制御部６へ通知するオーダ実行線、15はDMA制
御部６からプロセッサ８へ入出力命令の受付及び実行終
了を通知するASW線である。16はDMA制御部６からプロセ
ッサ８へのCPVDMA要求線、17はプロセッサ８からDMA制
御部６へCPVDMA要求を受けつけたことを通知するCPVDMA
許可線である。
以下第２図のフローチャートを用いて処理動作を説明
する。
する。
加入者からの通信データは加入者線11を経由して通信
制御装置１の回線対応部２で受信される。回線対応部２
は受信データの処理をした後、メモリ９へ格納するため
ダイレクトメモリアクセス要求をDMA要求線12を用いてD
MA制御部６へ通知する（ステップ116）。DMA制御部６
は、第１のバッファレジスタ４及び第２のバッファレジ
スタ５が空きで、プロセッサ８より入出力命令実行指示
が出ていない場合は、回線対応部２へDMA許可線13を介
して信号を送出し、ダイレクトメモリアクセス許可を通
知する（118）。回線対応部２は、ダイレクトメモリア
クセス信号線３を経由して第１のバッファレジスタ４へ
ダイレクトメモリアクセス情報であるメモリアドレス及
びデータ（メモリ書込みの場合のみ）を送る（120）。
制御装置１の回線対応部２で受信される。回線対応部２
は受信データの処理をした後、メモリ９へ格納するため
ダイレクトメモリアクセス要求をDMA要求線12を用いてD
MA制御部６へ通知する（ステップ116）。DMA制御部６
は、第１のバッファレジスタ４及び第２のバッファレジ
スタ５が空きで、プロセッサ８より入出力命令実行指示
が出ていない場合は、回線対応部２へDMA許可線13を介
して信号を送出し、ダイレクトメモリアクセス許可を通
知する（118）。回線対応部２は、ダイレクトメモリア
クセス信号線３を経由して第１のバッファレジスタ４へ
ダイレクトメモリアクセス情報であるメモリアドレス及
びデータ（メモリ書込みの場合のみ）を送る（120）。
DMA制御部６は、第１のバッファレジスタ４へアドレ
ス及びデータをセットし終ると、その内容を第２のバッ
ファレジスタ５へ移し（122）、CPVDMA要求線16を経由
してプロセッサ８へダイレクトメモリアクセス要求を送
出する（124）。DMA制御部６はCPVDAM許可線17を経由し
てプロセッサ８よりダイレクトメモリアクセス許可信号
を受けると（128）、第２のバッファレジスタ５のメモ
リアドレス及びデータをセレクタ７を経由してプロセッ
サバス10へ送出する（130）。メモリ９へのアクセスが
終了すると（132）、DMA制御部６はDAM許可線13の信号
を停止してダイレクトメモリアクセス終了を回線対応部
２へ通知して処理を終了する（136）。ダイレクトメモ
リアクセスによるメモリ書込み時のシーケンス例を第３
図に示す。
ス及びデータをセットし終ると、その内容を第２のバッ
ファレジスタ５へ移し（122）、CPVDMA要求線16を経由
してプロセッサ８へダイレクトメモリアクセス要求を送
出する（124）。DMA制御部６はCPVDAM許可線17を経由し
てプロセッサ８よりダイレクトメモリアクセス許可信号
を受けると（128）、第２のバッファレジスタ５のメモ
リアドレス及びデータをセレクタ７を経由してプロセッ
サバス10へ送出する（130）。メモリ９へのアクセスが
終了すると（132）、DMA制御部６はDAM許可線13の信号
を停止してダイレクトメモリアクセス終了を回線対応部
２へ通知して処理を終了する（136）。ダイレクトメモ
リアクセスによるメモリ書込み時のシーケンス例を第３
図に示す。
ダイレクトメモリアクセスによるメモリ読出し動作に
ついても同様であるので説明を省留する。
ついても同様であるので説明を省留する。
一方、プロセッサ８から回線対応部２に対して入出力
命令を実行する場合は、プロセッサ８よりプロセッサ10
へ入出力命令を送出した後、プロセッサ８よりオーダ実
行線14を経由してDMA制御部６へ入出力命令の実行を通
知する（102）。DMA制御部６はASW線15へ信号を送出し
入出力命令実行受付をプロセッサ８へ通知する（106）
とともにプロセッサバス10上の入出力命令を第１のバッ
ファレジスタ４へセットした後（104）、回線対応部２
へ入出力命令を送出する（108）。回線対応部２は入出
力命令を受取るとこれを実行し、入力命令の場合は応答
情報を第１のバッファレジスタ４へ返送する。DMA制御
部６は、第１のバッファレジスタ４へ応答情報がセット
されると、この内容をセレクタ７を経由してプロセッサ
バス10へ送出した後（110）、ASW線15の信号を停止して
入出力命令の実行終了をプロセッサ８へ通知する（11
2）。この入力命令実行時のシーケンス例を第４図に示
す。
命令を実行する場合は、プロセッサ８よりプロセッサ10
へ入出力命令を送出した後、プロセッサ８よりオーダ実
行線14を経由してDMA制御部６へ入出力命令の実行を通
知する（102）。DMA制御部６はASW線15へ信号を送出し
入出力命令実行受付をプロセッサ８へ通知する（106）
とともにプロセッサバス10上の入出力命令を第１のバッ
ファレジスタ４へセットした後（104）、回線対応部２
へ入出力命令を送出する（108）。回線対応部２は入出
力命令を受取るとこれを実行し、入力命令の場合は応答
情報を第１のバッファレジスタ４へ返送する。DMA制御
部６は、第１のバッファレジスタ４へ応答情報がセット
されると、この内容をセレクタ７を経由してプロセッサ
バス10へ送出した後（110）、ASW線15の信号を停止して
入出力命令の実行終了をプロセッサ８へ通知する（11
2）。この入力命令実行時のシーケンス例を第４図に示
す。
回線対応部２からのダイレクトメモリアクセス動作と
プロセッサ８からの入出力命令実行が競合した場合（12
6）、DAM制御部６は第１のバッファレジスタ４にアドレ
ス及びデータを受け（120）、第２のバッファレジスタ
５へ移した後（122）、プロセッサ８からの入出力命令
を第１のバッファレジスタ４を用いて回線対応部２へ送
り（104〜108）応答情報が有る場合は第１のバッファレ
ジスタ４を経由してプロセッサ８へ送る（110）。入出
力命令が終了した後、DMA制御部６は第２のバッファレ
ジスタ５に蓄えられているアドレス及びデータを用いて
ダイレクトメモリアクセス動作を継続実行する（114,12
8,130）。このダイレクトメモリアクセスによるメモリ
に書込みと入力命令実行の競合時のシーケンス例を第５
図に示す。
プロセッサ８からの入出力命令実行が競合した場合（12
6）、DAM制御部６は第１のバッファレジスタ４にアドレ
ス及びデータを受け（120）、第２のバッファレジスタ
５へ移した後（122）、プロセッサ８からの入出力命令
を第１のバッファレジスタ４を用いて回線対応部２へ送
り（104〜108）応答情報が有る場合は第１のバッファレ
ジスタ４を経由してプロセッサ８へ送る（110）。入出
力命令が終了した後、DMA制御部６は第２のバッファレ
ジスタ５に蓄えられているアドレス及びデータを用いて
ダイレクトメモリアクセス動作を継続実行する（114,12
8,130）。このダイレクトメモリアクセスによるメモリ
に書込みと入力命令実行の競合時のシーケンス例を第５
図に示す。
以上説明した様に、DAM制御部６はダイレクトメモリ
アクセスの制御と入出力命令の実行制御及びそれらの競
合制御を行う。
アクセスの制御と入出力命令の実行制御及びそれらの競
合制御を行う。
このDMA制御部６のさらに詳細な構成を第６図に示
す。
す。
第６図において、601は２入力の競合制御回路、602は
タイミング信号を作成するシーケンス回路、603はセッ
トリセットタイプのフリップフロップ、604はANDゲー
ト、605はORゲートである。また競合制御回路601のさら
に詳細な構成を第７図に、シーケンス回路602のさらに
詳細な構成を第８図に示す。第６図の回路の動作は、第
２図の動作フローを実現するものであるので、ここでは
説明を省略する。また、第７図及び第８図で用いたクロ
ックＩ及びクロックIIは、互いに逆位相のデューティ比
50％のクロックである。これら第６図〜第８図の構成
は、あくまでもDAM制御回路６を実現する一例にすぎな
い。
タイミング信号を作成するシーケンス回路、603はセッ
トリセットタイプのフリップフロップ、604はANDゲー
ト、605はORゲートである。また競合制御回路601のさら
に詳細な構成を第７図に、シーケンス回路602のさらに
詳細な構成を第８図に示す。第６図の回路の動作は、第
２図の動作フローを実現するものであるので、ここでは
説明を省略する。また、第７図及び第８図で用いたクロ
ックＩ及びクロックIIは、互いに逆位相のデューティ比
50％のクロックである。これら第６図〜第８図の構成
は、あくまでもDAM制御回路６を実現する一例にすぎな
い。
本実施例によれば、ダイレクトメモリアクセス信号線
３が長くなり、回線対応部２とプロセッサ８間でのダイ
レクトメモリアクセス情報の伝送の遅延時間が増加し、
又はメモリアドレス及びデータを多重化しシリアル伝送
する事によりインタフェース線数を削減して遅延時間を
増加させても、ダイレクトメモリアクセス時のプロセッ
サバス10の保留時間は影響を受けず常に一定保留時間と
なるため、等価的にプロセッサ８の処理速度が低下する
のを防止できる。
３が長くなり、回線対応部２とプロセッサ８間でのダイ
レクトメモリアクセス情報の伝送の遅延時間が増加し、
又はメモリアドレス及びデータを多重化しシリアル伝送
する事によりインタフェース線数を削減して遅延時間を
増加させても、ダイレクトメモリアクセス時のプロセッ
サバス10の保留時間は影響を受けず常に一定保留時間と
なるため、等価的にプロセッサ８の処理速度が低下する
のを防止できる。
なお、以上の説明では、ダイレクトアクセス情報を第
１のバッファレジスタを経由して第２のバッファレジス
タに格納する場合について説明したが、第１のバッファ
レジスタを経由することなく直接第２のバッファレジス
タにセットする方法でも実現できる。
１のバッファレジスタを経由して第２のバッファレジス
タに格納する場合について説明したが、第１のバッファ
レジスタを経由することなく直接第２のバッファレジス
タにセットする方法でも実現できる。
以上説明した通り本発明によれば、入出力装置とプロ
セッサ間の距離が増大してダイレクトメモリアクセス情
報の伝送の遅延時間が増加したり、又は入出力装置とプ
ロセッサ間のアドレス線やデータ線を多重化してシリア
ル伝送することによりインタフェース線を削減し経済化
を図ることで遅延時間が増加しても、ダイレクトメモリ
アクセス時のプロセッサバス保留時間を短縮できるの
で、プロセッサの処理速度が低下するのを防止すること
ができる効果がある。
セッサ間の距離が増大してダイレクトメモリアクセス情
報の伝送の遅延時間が増加したり、又は入出力装置とプ
ロセッサ間のアドレス線やデータ線を多重化してシリア
ル伝送することによりインタフェース線を削減し経済化
を図ることで遅延時間が増加しても、ダイレクトメモリ
アクセス時のプロセッサバス保留時間を短縮できるの
で、プロセッサの処理速度が低下するのを防止すること
ができる効果がある。
【図面の簡単な説明】 第１図は本発明を用いた通信制御装置のブロック図であ
る。第２図は第１図の通信制御装置１の動作を示すフロ
ーチャートである。第３図は第１図の通信制御装置１に
おいて対線対応部６がダイレクトメモリアクセスにより
メモリ書込み動作を行なう場合のシーケンス例を示すタ
イムチャートである。第４図は同通信制御装置１におい
てプロセッサ８が回線対応部６へ入出力命令を実行する
場合のシーケンス例を示すタイムチャートである。第５
図は第２図，第３図で示したダイレクトメモリアクセス
と入出力命令とが競合した場合のシーケンス例を示すタ
イムチャートである。第６図は第１図のDMA制御部６の
構成図、第７図は第６図の競合制御回路601の構成図、
第８図は第６図のシーケンス回路602の構成図である。 １……通信制御装置 ２……回線対応部 ３……ダイレクトメモリアクセス信号線 ４……第１のバッファレジスタ ５……第２のバッファレジスタ ６……DMA制御部 ７……セレクタ ８……プロセッサ ９……メモリ 10……プロセッサバス 11……加入者線 12……DMA要求線 13……DMA許可線 14……オーダ実行線 15……ASW線 16……CPVDMA要求線 17……CPVDMA許可線
る。第２図は第１図の通信制御装置１の動作を示すフロ
ーチャートである。第３図は第１図の通信制御装置１に
おいて対線対応部６がダイレクトメモリアクセスにより
メモリ書込み動作を行なう場合のシーケンス例を示すタ
イムチャートである。第４図は同通信制御装置１におい
てプロセッサ８が回線対応部６へ入出力命令を実行する
場合のシーケンス例を示すタイムチャートである。第５
図は第２図，第３図で示したダイレクトメモリアクセス
と入出力命令とが競合した場合のシーケンス例を示すタ
イムチャートである。第６図は第１図のDMA制御部６の
構成図、第７図は第６図の競合制御回路601の構成図、
第８図は第６図のシーケンス回路602の構成図である。 １……通信制御装置 ２……回線対応部 ３……ダイレクトメモリアクセス信号線 ４……第１のバッファレジスタ ５……第２のバッファレジスタ ６……DMA制御部 ７……セレクタ ８……プロセッサ ９……メモリ 10……プロセッサバス 11……加入者線 12……DMA要求線 13……DMA許可線 14……オーダ実行線 15……ASW線 16……CPVDMA要求線 17……CPVDMA許可線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢代 善一 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 松島 弘典 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特表 昭59−501762（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入出力装置とメモリとプロセッサとこれら
を接続するプロセッサバスとを備え、前記入出力装置か
ら前記プロセッサへダイレクトメモリアクセスを要求し
て前記プロセッサが許可すると、前記入出力装置から前
記プロセッサバスを介して前記メモリへのダイレクトア
クセスを行うシステムのダイレクトメモリアクセス制御
装置において、 前記プロセッサから前記入出力装置への入出力命令を一
時蓄積する第１のバッファレジスタと、前記入出力装置
から前記プロセッサへのダイレクトメモリアクセス情報
を一時蓄積する第２のバッファレジスタと、前記第１お
よび第２のバッファレジスタを制御する制御手段とを備
え、 前記制御手段は、前記ダイレクトメモリアクセスと入出
力命令の競合時、前記第１のバッファレジスタから前記
入出力命令を前記入出力装置へ出力して前記入出力命令
を実行させた後、前記プロセッサからのダイレクトメモ
リアクセス許可により前記第２のバッファレジスタから
前記ダイレクトメモリアクセス情報を前記プロセッサバ
スに送信してダイレクトメモリアクセスを実行させる制
御手段であることを特徴とするダイレクトメモリアクセ
ス制御装置。 - 【請求項２】入出力装置と、メモリと、プロセッサと、
前記プロセッサから前記入出力装置への入出力命令を一
時蓄積する第１のバッファレジスタと、前記入出力装置
から前記プロセッサへのダイレクトメモリアクセス情報
を一時蓄積する第２のバッファレジスタと、これらを接
続するプロセッサバスとを備え、前記入出力装置から前
記プロセッサバスを介して前記メモリへのダイレクトア
クセスを行うシステムのダイレクトメモリアクセス制御
方法において、 前記プロセッサから前記入出力装置への入出力命令を前
記第１のバッファレジスタへ蓄積するステップと、前記
入出力装置から前記プロセッサへのダイレクトメモリア
クセス情報を前記第２のバッファレジスタへ蓄積するス
テップと、前記第１のバッファレジスタから前記入出力
装置へ前記入出力命令を送信するステップと、前記入出
力命令が終了後に前記プロセッサがプロセッサバスを保
留してダイレクトメモリアクセスを許可するステップ
と、前記第２のバッファレジスタから前記プロセッサバ
スへ前記ダイレクトメモリアクセス情報を送信するステ
ップとから成ることを特徴とするダイレクトメモリアク
セス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156776A JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156776A JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027146A JPH027146A (ja) | 1990-01-11 |
| JP2664208B2 true JP2664208B2 (ja) | 1997-10-15 |
Family
ID=15635065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156776A Expired - Lifetime JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664208B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
-
1988
- 1988-06-27 JP JP63156776A patent/JP2664208B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027146A (ja) | 1990-01-11 |
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