JPH01108665A - Ｄｍａ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置のＤＭＡ転送制御方式に利用す
る。

〔概要〕

本発明はＤＭＡ転送制御方式において、メモリのアドレ
スの一部をゲート回路とプロセッサとの間のバスに接続
し、プロセッサが処理を実行するときにアクセスすべき
アドレスがこのアドレスの一部であるか否かを判定し、
このアドレスの一部以外のときには、ＤＭＡ制御回路に
対してバスホールドを要求し、その受付信号に基づいて
ゲート回路を導通状態にしアクセス信号を送出すること
により、 プロセッサの実行が中断されることが少なく、プロセッ
サの処理能力を向上するようにしたものである。

〔従来の技術〕

従来、ＤＭＡ転送制御方式は、ＤＭＡ転送時にＤＭＡ制
御回路からプロセッサに対してバスを占有するためのバ
スホールド要求を送信し、プロセッサがバスホールド要
求に対してバスをプロセ・ソサから切離したことを示す
バスホールド受付は信号の送出時にＤＭＡ制御回路がバ
スを占有してデータ転送を行う方式が一般的である。

第４図は従来例のＤＭＡ転送制御装置のプロ・ツク構成
図である。第４図において、プロセ・ノサ７００のアド
レスバス（ＡＤＲ３ＢＵＳ）　　β２、データバス（Ｄ
ＡＴＡ　　ＢＵＳ）ｊ２３およびメモリ８００ならびに
入出力回路６００にアクセスするための信号線から構成
される制御バス（ＣＯＮＴ　　ＢＵＳ）β１　はゲート
回路９００を経由してメモリ８００　と入出力回路６０
０とに接続される。またプロセ・ソサ７００はバスホー
ルド要求信号線（ＨＬＤＲ信号線）、バスホールド受付
信号線（ＨＬＤＡ信号線）および割込要求線信号線（Ｉ
ＮＴ信号線）によりＤＭＡ制御回路（ＤＭＡＣ）２００
に接続される。

ＤＭＡ転送時に、ＤＭＡ制御回路２００は、入出力回路
６００からデータの転送要求信号（ＤＲＱ信号）ＳＩを
受信するとプロセッサ７００にバスホールド要求信号（
ＨＬＤＲ信号）Ｓ６を送出する。

フロセッサ７００は、バスホールド要求信号Ｓ６を受信
すると、バスホールド要求信号Ｓ６受信中に実行してい
る命令の実行完了後にプログラムの命令の実行を一時中
断し、ＤＭＡ制御回路２００にバスホールド受付信号（
ＨＬＤＡ信号）Ｓ７を送出する。このバスホールド受付
信号Ｓ７送出期間中はプロセッサ７００のバスは、ゲー
ト回路９００により、メモリ８００および入出力回路６
００のバスから電気的に切離される。

バスホールド受付信号Ｓ７を受信することによりＤＭＡ
制御回路２００は、データの転送要求受付信号（ＤＡＫ
信号）Ｓ２を入出力回路６００に送信しＤＭＡ転送の動
作サイクルに入る。

第５図は従来例のＤＭＡ転送制御装置の動作を示すタイ
ムチャートである。第５図において、ＤＭＡ制御回路２
００は、バスホールド要求信号Ｓ６に対するバスホール
ド受付信号Ｓ７をプロセッサ７００から受信すると、メ
モリ８００および入出力回路６００が接続されているア
ドレスバス１２上に転送するデータが格納されているメ
モリ８００のアドレス情報を送出すると同時にメモリ８
００に制御バスβ１を介してメモリ読出信号（ＭＲＤ信
号）を送出する。

さらに、ＤＭＡ制御回路２００は、データバスｆ１３上
に上記のアドレス情報に対応するデータがメモリ８００
から送出されている間に入出力書込信号（Ｉｌｏ　　Ｗ
Ｒ倍信号を送出することにより、転送要求信号Ｓ、に対
する転送要求受付信号Ｓ２を受信している入出力回路６
００にデータバス！３上のデータを書込む。これにより
、ＤＭＡ制御回路２００は、プロセッサ７００のメモリ
８００　に対するアクセスを中断しておき、メモリ８０
０の指定したアドレスのデータを入出力回路６００に転
送できる。以下、ＤＭＡ制御回路２００は転送するデー
タがあらかしめプログラムにより指定されたデータ長に
なるまで順次指定するアドレス値を加算していき同様の
転送を繰り返す。

〔発明が解決しようとする問題点〕

しかし、このような従来例のＤＭＡ転送制御方式では、
プロセッサ７００がプログラム実行のために頻繁にアク
セスするメモリ８００内のプログラム領域とＤＭＡ制御
回路２００がデータ転送のために頻繁にアクセスするデ
ータバッファ領域とが一般的に異なるにもかかわらず、
ＤＭＡ転送を行うサイクルごとにプロセッサ７００の実
行が中断される欠点があった。

特に、大量のデータ通信を行う通信機器（ファクシミリ
通信を含めた画像通信機器など）では、プロセッサから
データの格納されているデータバッファ領域をあまりア
クセスする必要がないにもかかわらずプロセッサの実行
の中断が多くなるため大量データを高速で通信する場合
にプロセッサの処理能力が著しく低下する欠点があった
。

本発明は上記の欠点を解決するもので、プロセッサの実
行が中断されることが少なく処理能力を向上できるＤＭ
Ａ転送制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、ＤＭＡ転送制御方式において、メモリのアド
レスの一部がゲート回路とプロセッサとの間のバスに接
続され、このプロセッサは、アクセスすべきアドレスが
この一部であるか否かを判定する比較手段と、この比較
手段の出力によりアクセスすべきアドレスがこの一部以
外であるときに上記ＤＭＡ制御回路に対してバスホール
ド要求を送出する手段とを備え、ＤＭＡ制御回路は、こ
のバスホールド要求に対する受付信号を送出する手段を
備え、上記ゲート回路はこの受付信号により導通状態に
制御される構成であることを特徴とする。

〔作用〕

メモリのアドレスの一部をゲート回路とプロセッサとの
間のバスに接続する。プロセッサが処理を実行するとき
に比較手段でアクセスすべきアドレスが上記アドレスの
一部であるか否かを判定する。判定決定が上記アドレス
の一部以外であるときにプロセッサの送出する手段でＤ
ＭＡ制御回路にバスホールド要求信号を送出する。ＤＭ
Ａ制御回路の送出する手段はこのバスホールド要求信号
に対する受付信号を返送する。この受付信号に基づいて
ゲート回路を導通状態にしプロセッサはアクセス信号を
送出する。以上の動作によりプロセッサの実行が中断さ
れることが少なく、プロセッサの処理能力を向上できる
。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例ＤＭＡ転送制御装置のブロック構成
図である。第２図は本発明のＤＭＡ転送制御装置のプロ
セッサのブロック構成図である。第１図において、ＤＭ
Ａ転送制御装置は、フロセッサ１００　と、ＤＭＡ制御
回路２００　と、メモリ５００とＤＭＡ制御回路２００
に転送要求信号ｓ１を送出し、ＤＭＡ制御回路２００か
ら転送要求受付信号Ｓ２を入力する入出力回路６００と
、プロセッサ１００　、ＤＭＡ制御回路２００、メモリ
５００および入出力回路６００が接続される共通バスと
、この共通バスのプロセッサー００への接続通路のバス
を接断するゲート回路３００　とを備える。

共通ハスは、制？ＩバスＲ１、アドレスバス１２および
データバスＩ３を含む。

ここで本発明の特徴とするところは、ＤＭＡ転送制御装
置に、ゲート回路３００とプロセッサー００との間に接
続され、プロセッサー００がアクセスする頻度の高いア
ドレスを有するローカルメモリ４００を含み、プロセッ
サー００に、アクセスすべきアドレスがローカルメモリ
４００のアドレスであるか否かを判定する比較手段と、
比較手段の出力によりアクセスすべきアドレスがローカ
ルメモリ４００のアドレス以外であるときにＤＭＡ制御
回路２００に対してバスホールド要求信号Ｓ３を送出す
る手段ヲ含み、ＤＭＡ制御回路２００に、ハスホールド
要求信号Ｓ３に対するバスホールド受付信号Ｓ４をプロ
セッサー００に送出する手段を含み、またゲート回路３
００はバスホールド受付信号Ｓ４により導逆状態に制御
される構成であることにある。

第２図において、プロセッサ１００は、ローカルメモリ
４００、メモリ５００および入出力回路６００のアドレ
スを格納する内部レジスタ１２０と、内部レジスタ１２
０の出力を修飾するアドレス修飾回路１１０と、比較手
段と、比較手段の判定結果に基づいてＤＭＡ制御回路２
００にバスホールド要求信号Ｓ３を送出し、ＤＭＡ制御
回路２００からバスホールド受付信号Ｓ、を入力してア
クセス制御信号を出力する送出する手段であるバスホー
ルド制御回路１５０と、比較手段の判定結果およびアク
セス制御信号に基づいてメモリ５００および入出力回路
６００にアクセス信号を制御バスβ、上に出力し、ＲＥ
ＡＤＹ信号およびＲＥＳＥＴ信号を入力するステータス
制御回路１６０　とを含む。また比較手段は、メモリ５
００の先頭アドレスおよび末尾アドレスのアドレス値お
よび入出力回路６００のアドレス値が設定されたアドレ
ス範囲設定レジスタ１３０　と、アドレス修飾回路１１
０の出力とアドレス範囲設定レジスタの出力とを比較す
る比較回路１４０とを含む。

このような構成のＤＭＡ転送制御装置の動作について説
明する。第１図および第２図において、バスホールド制
御回路１５０　は、比較回路１４０から実行する命令の
アドレスがアドレス範囲設定レジスタ１３０により指定
されたアドレスの範囲内であることを通知された場合に
、バスホールド要求信号Ｓ３をＤＭＡ制御回路２００に
送出しメモリ５００および入出力回路６００に接続され
たバスの占有権をプロセッサ１００が獲得したことを通
知するバスホールド受付信号Ｓ、を受信するまでステー
タス制御回路１６０に対してアクセス信号の出力を禁止
する信号を送出する。

これにより、アドレス範囲設定レジスタ１３０で指定さ
れたアドレス範囲内にあるアドレスに対して命令の実行
を行う場合に、バスホールド要求信号Ｓ３に対するバス
ホールド受付信号Ｓ４が受信できるまでプロセッサ１０
０が該当するアドレスの機器に対してアクセスすること
を禁止できる。

メモリ５００の先頭アドレス、末尾アドレスのアドレス
値および入出力回路６００のアドレス値は入出力命令等
によりアドレス範囲設定レジスタ１３０にＤＭＡ転送を
起動する前に設定しておく。

第３図は本発明のＤＭＡ転送制御装置の動作を示すタイ
ムチャートである。第３図において、プロセッサ１００
がローカルメモリ４００をアクセスしている間はゲート
回路３００　によりプロセッサ１００のバスがＤＭＡ制
御回路２００、メモリ５００および入出力回路６００の
バスと切離されているために、ＤＭＡ制御回路２００は
プロセッサ１００の動作と独立してメモリ５００および
入出力回路６００をアクセスできる（プロセッサ、ＤＭ
Ａ制御回路独立同期サイクル）。

次に、ＤＭＡ転送中にプロセッサ１００からメモリ５０
０または入出力回路６００　に対してアクセスする場合
に、まずプロセッサ１００１ｔＤＭＡ制御回路２００に
対してバスホールド要求信号Ｓ３を送出する。ＤＭＡ制
御回路２００は、バスホールド要求信号Ｓ３を受信する
と、実行中のメモリ５００および入出力回路６００への
アクセスが完了した時点でＤＭＡ転送サイクルを一時中
断し、バスを電気的に切離すと同時にプロセッサ１００
に対してバスホールド受付信号Ｓ４を送出する。

バスホールド受付信号Ｓ、を送出中はゲート回路３００
　によりプロセッサ１００のバスがメモリ５００、入出
力回路６００に接続され、バスホールド受付信号Ｓ、を
受信したプロセッサ１００はメモリ５００または入出力
回路６００をアクセスする（プロセッサ、ＤＭＡ制御回
路競合動作サイクル）。

このアクセス完了時、プロセッサ１００はＤＭＡ制御回
路２００に対するバスホールド要求信号Ｓ３の送出を停
止する。これによりプロセッサ１００とローカルメモリ
４００を接続するバスと、ＤＭＡ制御回路２００、メモ
リ５００および入出力回路６００を接続するバスとはゲ
ート回路３００により切離され、プロセッサ１００とＤ
ＭＡ制御回路２００とが再び独立にアクセスできるよう
になる（プロセッサ、ＤＭＡ制御回路独立動作サイクル
）。

なお本実施例においては、第２図における入出力回路６
００がメモリの場合でも同様に実現できる。

〔発明の効果〕

以上説明したように、本発明は、プロセッサからアクセ
スする頻度の高いプログラム領域のメモリと、プロセッ
サからのアクセス頻度が低く主にＤＭＡ転送時にＤＭＡ
制御回路からアクセスされるバッファ領域のメモリとに
分離することができ、さらに、プロセッサからメモリま
たは特定の入出力回路をアクセスしない限り、プロセッ
サからのアクセスとＤＭＡ制御回路のアクセスが同時に
並行して実行できるために、プロセッサの処理能力を低
下させることなく高速のデータ通信を実現することがで
きる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例ＤＭＡ転送制御装置のブロック
構成図。 第２図は本発明のＤＭＡ転送制御装置のプロセッサのブ
ロック構成図。 第３図は本発明のＤＭＡ転送制御装置の動作を示すタイ
ムチャート。 第４図は従来例のＤＭＡ転送制御装置のブロック構成図
。 第５図は従来例のＤＭＡ転送制御装置の動作を示すタイ
ムチャート。 １００．７００・・・プロセッサ、１１０・・・アドレ
ス修飾回路、１２０・・・内部レジスタ、１３０・・・
アドレス範囲設定レジスタ、１４０・・・比較回路、１
５０・・・バスホールド制御回路、１６０・・・ステー
タス制御回路、２００・・・ＤＭＡ制御回路、３００．
９００・・・ゲート回路、４００・・・ローカルメモリ
、５００　、８００　・・・メモＬ６００　・・・入出
力回路、１１・・・制御バス、β２・・・アドレスバス
、矛。・・・データバス、Ｓｌ・・・転送要求信号、Ｓ
２・・・転送要求受付信号、Ｓ３、Ｓ６・・・バスホー
ルド要求信号、Ｓ４　、Ｓ７・・・バスホールド受付信
号、Ｓ５、Ｓ８・・・割込要求信号。 特許出願人　日本電気株式会社１．。

Claims (1)

【特許請求の範囲】
1. （１）プロセッサと、ＤＭＡ制御回路と、メモリと、外
   部回路とが共通バスにより接続され、 この共通バスの上記プロセッサへの接続通路にこのバス
   を接断するゲート回路が挿入されたＤＭＡ転送制御方式
   において、 上記メモリのアドレスの一部が上記ゲート回路と上記プ
   ロセッサとの間のバスに接続され、上記プロセッサは、
   アクセスすべきアドレスがこの一部であるか否かを判定
   する比較手段と、この比較手段の出力によりアクセスす
   べきアドレスがこの一部以外であるときに上記ＤＭＡ制
   御回路に対してバスホールド要求を送出する手段とを備
   え、 上記ＤＭＡ制御回路は、このバスホールド要求に対する
   受付信号を送出する手段を備え、 上記ゲート回路はこの受付信号により導通状態に制御さ
   れる構成である ことを特徴とするＤＭＡ転送制御方式。