JPH02186462A - バス転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、双方向性のバスに接続された複数のエージェ
ント間でデータ転送を行うためのバス転送制御装置に関
する。

〔従来の技術〕

一般に、双方向性のバスに接続された複数のエージェン
ト間でデータ転送を行うにあたっては、各々のエージェ
ント内のバス転送制御装置で行われている。各々のエー
ジェント内には、バスの転送制御を行うバス転送制御部
と、通信回線を収容するための回線制御を行う回線制御
部と、バスの転送制御と回線制御とをプログラム制御で
行うためのプロセッサ部と、回線およびバスに転送する
ためのデータを格納するための共通のバッファメモリが
設けられ、データ転送にあたっては、バス転送制御部と
バッファメモリ間の転送速度はバス上でのデータ転送と
同じ速度で行っていた。また、バッファメモリへのアク
セスは、バス転送制御部と回線制御部とプロセッサ部の
いずれからも通常モードで行われていた。

従って、バス転送制御部と回線制御部とプロセッサ部か
らバッファメモリへのアクセスが競合した場合は、優先
順位をつけてアクセス競合調停を行っていた。

〔発明が解決しようとする課題〕

ところが、従来のものではバス転送制御部と回線制御部
とプロセッサ部からバッファメモリへのアクセスが競合
するとアクセス競合調停を行うのテ、ハス転送制御部か
らピイッファメモリへのアクセスが待ち合わされること
になる。

すなわち、バス転送制御部とバッファメモリ間にはデー
タ転送速度整合用のメモリを持たないので、バス転送制
御部からバッファメモリへのアクセスが待ち合わされて
、エージェント間でのデータ転送が中断されることとな
り、バスの転送効率が下がるという欠点がある。

〔課題を解決するための手段〕

本発明は、バス転送制御部と回線制御部とのバッファメ
モリへのアクセスが競合したときは、回線制御部を優先
して調停するための競合調停制御部を設け、バッファメ
モリとバス転送制御部との間にデータ転送速度整合用の
メモリを設け、このメモリの書込読出制御を通常モード
より速い高速モードで行うメモリ制御部を設けたことを
特徴とする。

〔作用〕

これにより、バッファメモリとデータ転送速度整合用の
メモリとの間の転送速度を、バス転送制御部とデータ転
送速度整合用のメモリ間との転送速度以上で転送して、
データ転送速度整合用のメモリで転送速度の整合を行い
、バス転送制御部がエージェント間でデータ転送を行っ
ている期間でもバッファメモリをアクセスしない期間を
作り出す。この期間に回線制御部またはプロセッサ部が
バッファメモリをアクセスできるようにする。これによ
りバス転送制御部と回線制御部とプロセッサ部からバッ
ファメモリへのアクセスが競合した場合、バス転送制御
部がエージェント間でのデータ転送を中断することなく
バッファメモリにアクセスできる。また、回線制御部と
プロセッサ部もバッファメモリにアクセスできる。

〔実施例〕

以下、本発明の一実施例を第１図を参照して説明する。

第１図は本発明のデータ転送制御装置１１を有したエー
ジェントの構成を示すブロック図である。

バス１２へのデータの転送制御を行うバス転送制御部１
３は、本発明のデータ転送制御装置ｌｌ内のデータ転送
速度整合用のメモリ１４に接続される。このメモリ１４
はファーストインファーストアウトメモリ　（ＦＩＦＯ
メモリ）で構成され、送信ＦＩＦＯメモリ、１５と受信
ＦＩＦＯメモリ１６とを備えている。

メモリ制御部１７は、バス転送制御部１３がバッファメ
モリ１８とデータの読み出し書き込みを行う際にメモリ
１４を制御して、そのデータ転送速度の整合を行うもの
であり、バス転送制御部１３とメモリ１４との間は通常
モードの転送速度テ、一方、メモリ１４とバッファメモ
リ１８との間は通常モードより速い高速モードの転送速
度でデータ転送を行うように制御する。

いま、バス転送制御部１３が他のエージェントから双方
向性バス１２によりデータを受信し、バッファメモリ１
８へ書き込む場合について説明する。バス転送制御部１
３はバス１２から受信したデータに付加されている誤り
検出符号をチエツクし、誤りがなければ受信データをバ
ス１２からの転送りロックに従って通常モードであるバ
ス１２の転送速度で受信ＦＩＦＯメモ’Ｊ１６に書き込
む。

メモリ制御部１７は受信ＦＩＦＯメモリ１６に一定長の
データが格納されると、受信ＦＩＦＯメモリ１６から受
信データをバスＩ２の転送りロックより速いクロックの
高速モードで読み出してバッファメモリ１８に書き込む
。これにより、受信データを受信ＦＩＦＯメモリ１６か
らバッファメモＩＪ　Ｉ　８に書き込む動作中に回線制
御部２０またはプロセッサ部２１からバッファメモ’Ｊ
１８へのアクセスが発生してバッファメモリアクセスの
競合調停制御部１９により受信ＦＩＦＯメモリ１６から
バッファメモリ１８への書込動作が待ち合わされても、
受信ＦＩＦＯメモリ１６からバッファメモリ１８への書
込速度の方がバス転送制御部１３から受信ＦＩＦＯメモ
’１１６への書込動作速度よりも速いため、バス転送制
御部１３はバス１２から受信したデータを受信ＦＩＦＯ
メモリ１６に書き込む動作を中断させずに、他のエージ
ェントからのデータを継続して受信することができる。

一方、バス転送制御部Ｉ３が、バッファメモリ１８に格
納されている送信データを他のエージェントに送信する
場合は、送信データをバッファメモリ１８から送信ＦＩ
ＦＯメモリ１５ヘバス１２の転送速度より速いクロック
に従って書き込む。

メモリ制御部１７では送信ＦＩＦＯメモリ１５に一定長
のデータが格納されると、送信データをバス１２の転送
りロックに従って読み出してバス転送制御ｆｌｓ１３に
書き込み、バス転送制御部１３は送信データに誤り検出
信号を付加した後、送信データを双方向性バス１２に出
力し、相手エージェントに送信する。これにより、送信
データをバッファメモリ１８から送信ＦＩＦＯメモリ１
５に書き込む動作中に、回線制御部２０またはプロセッ
サ部２１からバッファメモリ１８へのアクセスｆ）＜　
発生して、バッファメモリアクセスの競合調停制御部１
９によりバッファメモリ１８から送信ＦＩＦＯメモリ１
５への書込動作が待ち合わされても、バッファメモリ１
８から送信ＦＩＦＯメモリ１５への書込動作速度の方が
送信ＦＩＦＯメモＩＪ　ｌ　５からバス転送１ｌｌｉＩ
Ｊ御部１３への書込動作速度よりも速いため、バス転送
制御部１３は送信ＦＩＦＯメモＩＪ　１５のデータをバ
ス１２に送信する動作を中断させずに相手エージェント
に対してデータを継続して送信することができる。

〔発明の効果〕

以上説明したように本発明によれば、バッファメモリと
バス転送制御部との間にデータ転送速度整合用のメモリ
を設け、このメモリとバッフアメ（−ＩＪとの間は高速
モードでデータの書き込み読み出しを行い、このメモリ
とバス転送制御部との間は通常モードでデータ転送を行
うので、バッファメモリへのアクセスに競合が発生し、
バス転送制御部によるバッファメモリへのアクセスが待
ち合わされるようなことがあっても、他のエージェント
へのデータ転送に支障を与えることはほとんどなくなる
。従って、バス転送制御部がバスに接続されている他の
エージェントとの間で行うデータの送信動作または受信
動作を中断させずに継続できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １１・・・・・・バス転送制御部、１２・・・・・・バ
ス、１３・・・・・・バス転送制御部、１４・・・・・
・メモリ、１５・・・・・・送信ＦＩＦＯメモリ、１６
・・・・・・受信ＦＩＦＯメモリＩ６．１７・・・・・
・メモリ制御部、 １８・・・・・・バッファメモリ、 １９・・・・・・競合調停制御部、 ２０・・・・・・回線側ｗＪ部、２１・・・・・・プロ
セッサ部。

Claims (1)

1. 【特許請求の範囲】 双方向性のバスに複数のエージェントが接続され、この
   エージェント間でデータ転送を行うためのバス転送制御
   装置において、 前記各々のエージェント内に備えられ、前記バスの転送
   制御を行うバス転送制御部とデータを格納するためのバ
   ッファメモリとの間に設けられたデータ転送速度整合用
   のメモリと、 通信回線の回線制御を行う回線制御部と、 前記バッファメモリとの間に設けられ前記バス転送制御
   部と前記回線制御部との前記バッファメモリへのアクセ
   スが競合したときは前記回線制御部のアクセスを優先し
   て調停する競合調停制御部と、 前記バス転送制御部からは前記回線制御部からの通常モ
   ードより速い高速モードで前記バッファメモリから前記
   データ転送速度整合用メモリへの書込読出制御を行わせ
   るためのメモリ制御部とからなることを特徴とするバス
   転送制御装置。