JPH0243655A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は回線対応データをシステムバスを介して高速
転送するデータ転送装置に関するものである。

〔従来の技術〕

第４図は従来のデータ転送装置における回線対応部の構
成図である。図において、（１）はシステムバス、（３
）は回線対応部内のローカルバス、（４）は中央処理装
置、（５）はプログラムメモリ、（６）は回線制御ＬＳ
Ｉ　、（７）はシステムバス制御ＬＳＩ　、（８）はデ
ータメモリ、（９）はＤＭＡコントローラ、（１０）は
データ送受信用メモリ、（１４）は接続される回線（加
入者線又は中継線）である。

次に動作について説明する。回線（１４）を通して送ら
れてきたデータは、回線制御ＬＳＩ　（Ｉｉ）　により
ローカルバス（３）を介してデータメモリ（８）に書込
まれる。中央処理装置（以下ＣＰＵと略す）（４）はデ
ータメモリ（８）上のデータにヘッダ処理等を行なった
後、システムバス（１）を経由して目的の回線対応部へ
データを転送する。

このデータ転送時に、　ＣＰＵ　（４）はシステムバス
制御ＬＳＩ　（７）を経由して相手回線対応部のデータ
送受信用メモリ（１０）に書込み動作を行なった後、シ
ステムバス制御ＬＳＩ　（７）を通して相手回線対応部
のｃｐｕ　（４）　に転送完了を通知するメツセージを
転送する。

相手回線対応部からのデータを回線（１４）に転送する
場合は逆の手順となり、ＣＰＩＩ　（４）は相手回線対
応部からの送信完了通知メツセージをシステムバス制御
ＬＳＩ　（７）から受取ると、データ送受信用メモリ（
ｌＯ）からデータをデータメモリ（８）に読出し、ヘッ
ダ処理等を行なった後、回線制御ＬＳＩ（６）を通して
回線（１４）に送出する。

次に上記データ転送シーケンスを第５図の転送シーケン
ス図に従って説明する。

今、ｎワードのデータを送信側回線対応部（３０）のデ
ータメモリ（８）から受信側回線対応部（３１）のデー
タメモリ（８）に転送する場合、まず送信側のデータメ
モリ（８）から受信側のデータ送受信用メモリ（ｌＯ）
にデータを転送する。転送が開始されると、送信側回線
対応部（３０）のＣＰＵ　（４）はデータメモリ（８）
から１ワ一ド分のデータを読出しく３３）、システムバ
ス制御ＬＳＩ　（７）　に書込む。システムバス制御Ｌ
ＳＩ　（７）はＣＰＵ　（４）　に対してウェイトを出
力すると共に（３５）、受信側回線対応部（３１）のシ
ステムバス制御ＬＳＩ　（７）に対してシステムバス（
３２）を経由してデータを転送する（３４）、受信側の
システムバス制御ＬＳＩ　（７）はデータを受取るとデ
ータ送受信用メモリ（１０）に書込むと共に（３４）、
書込み完了通知（３７）を送信側のシステムバス制御Ｌ
ＳＩ（７）に送る。送信側のシステムバス制御ＬＳＩ　
（７）は書込み完了通知（３７）を受取るとＣＰＩＩ　
（４）に対してウェイト解除（３６）を出力し、この時
点で１ワードの転送が終了する。ｎワードのデータを転
送する場合はこの動作をｎ回くり返す。

送信側のＣＰＵ　（４）は最後のデータ送信が終了する
と、受信側のＣＰＵ　（４）に対して転送完了通知メツ
セージ（３９）を転送する。受信側の（：ＰＵ　（４）
は転送完了通知メツセージ（３９）を受取ると、データ
送受信用メモリ（ｌＯ）から１ワ一ド分のデータを読出
しく４０）、データメモリ（８）へ書込む（４１）。ｎ
ワードのデータを転送する場合はこの動作をｎ回くり返
す。最後のデータをデータメモリ（８）へ書込んだ時点
で全ての転送が終了する。

〔発明が解決しようとする課題） 従来のデータ転送装置における回線対応部は以上のよう
に構成されているので、回線対応部間のデータ転送速度
はシステムバス（１）のデータ転送速度ではなく、相手
回線対応部のデータ送受信用メモリ（１０）にデータを
書込むシーケンスに必要な時間で決まってしまう。そこ
で、転送速度を上げるために、全てのデータをメツセー
ジとして送受イ８する方法がある。しかし、この方法を
用いた場合、従来の回線対応部では、ローカルバス（３
）上で回線制御ＬＳＩ　（６）　、ＣＰｔ１　（４）及
びシステムバス制御ＬＳＩ　（７）によるデータメモリ
（８）アクセスが競合するので、システムバス制御ＬＳ
Ｉ　（７）のアクセスが待たされることがある。システ
ムバス制御ＬＳＩ　（７）が待たされるとシステムバス
（１）上で再送処理を行なうので、回線対応部間の転送
速度が低下するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ローカルバス上のデータ転送競合がシステム
バス上の転送に影響を与えないようなローカルバス方式
を採用した回線対応部を有するデータ転送装置を得るこ
とを目的とする。

〔課題を解決するための手段） この発明に係るデータ転送装置の回線対応部は、所定回
線によって送受信されるデータをローカルバスを介して
データ送受信処理部へ入出力し、受信処理された回線デ
ータをシステムバス制御部によってシステムバスへ入力
制御すると共に、システムバスより入力された回線送信
目的のデータをシステムバス制御部によってデータ送受
信処理部へ入力制御し送信処理を行なうものにおいて、
システムバス制御部とデータ送受信処理部を新たに設け
たデータバスを介して接続すると共に、該データバスに
システムバス制御部によってアクセスされる回線データ
送信用高速データバッファと回線データ受信用高速デー
タバッファを接続し、システムバス制御部はデータバス
を介して各高速データバッファ内の回線データをアクセ
スしシステムバスに入出力制御するようにしたものであ
る。

〔作用〕

この発明によれば、ローカルバスとは独立にデータバス
を設け、このデータバスにシステムバスによる転送デー
タの制御を行なうシステムバス制御部と、システムバス
制御部によってアクセスされる転送データ格納用の高速
データバッファを接続したことにより、システムバス制
御部はローカルバスにおいて他のデータ処理部と競合す
ることになく常に高速データバッファのデータをアクセ
スし、システムバスな介してデータを転送することがで
きる。

（実施例） 以下、この発明の一実施例を図について説明する。第１
図は本実施例における回線対応部の内部構成図である。

図において、（１）はシステムバス、（２）はデータバ
ス、（３）はローカルバス、（４）はｃｐｕ　、　　（
５）はプログラムメモリ、（６）は回線制御ＬＳＩ　、
　（７）はシステムバス制御ＬＳＩ　、　（８）はデー
タメモリ、（９）はデータバス用ＤＭＡコントローラ、
（ｌＯ）はデータ送受信用メモリ、（１１）はデータバ
ス制御用ポート、（１３）はローカルバス用ＤＭＡコン
トローラ、（１４）は接続される回線、（１５）は送信
用高速データバッファ、（１６）は受信用高速データバ
ッファである。

次に、この発明においてメツセージを用いてデータを転
送する場合の動作について説明する。

回線（１４）を通して送られてきたデータは、回線制御
ＬＳＩ　（８）　により、ローカルバス（３）を通して
データメモリ（８）に書込まれる。ｃｐｕ　（４）はデ
ータメモリ（８）のデータにヘッダ処理等を行なった後
、送信用高速データバッファ（１５）へデータを転送す
る。この転送はｃｐｕ　（４）が行なっても良いが、デ
ータ量が多いときはローカルバス用ＤＭＡコントローラ
（１３）を使用する。次にＣＰＩＩ　（４）は、データ
バス制御用ボート（１１）を通してシステムバス制御Ｌ
ＳＩ　（７）にシステムバス（１）へのデータ転送を要
求する。システムバス制御ＬＳＩ　（７）はデータバス
用ＤＭＡコントローラ（９）を起動し、送信用高速デー
タバッファ（１５）からデータを読出して、メツセージ
としてシステムバス（１）に転送する。

システムバス（１）を通して転送されてきたデータを回
線（１４）に転送する場合は逆の手順となり、システム
バス制御ＬＳＩ　（７）は、データの入っているメツセ
ージを受信するとデータバス用ＤＭＡコン１−ローラ（
９）を起動し、受信したデータを受信用高速データバッ
ファ（１６）に書込む。ＣＰＵ　（４）はシステムバス
制御ＬＳＩ　（７）からの受信完了通知を受けると、デ
ータを受信用高速データバッファ（１６）からデータメ
モリ（８）へ転送しく送信時と同様にこの転送にローカ
ルバス用ＤＭＡコントローラ（１３）を使用することが
できる）、ヘッダ処理等を行なった後、回線制御ＬＳＩ
　（６）を起動する。回線制御＋、ｓｒ　（６）は、デ
ータメモリ（８）からデータを読出して回線（１４）に
転送する。

次に上記データ転送動作のシーケンスを第２図に従って
説明する。今、ｎワードのデータをを送信側回線対応部
（３０）のデータメモリ（８）から受信側回線対応部（
３１）のデータメモリ（８）に転送する場合、まず、送
信側のＣＰＵ　（４）はＤＭＡコントローラ（９）に対
し転送ワード数、転送開始アドレス等のパラメータを設
定する（５３）、次に受信側のＣＰＵ（４）に対して、
転送データ情報（転送ワード数等）を含むデータ送信要
求メツセージ（５０）を送る。受信側のＣＰＵ　（４）
は、データ送信要求メツセージ（５０）を受取ると、デ
ータ受信が可能かどうかの判定を行ない可能であれば、
ＤＭＡコントローラ（９）に対し受信ワード数、受信開
始アドレス等のパラメータを設定すると共に、送信側シ
ステムバス制御ＬＳＩ　（７）に対しデータ受信可能通
知メツセージ（５１）を送る。送信側のシステムバス制
御ＬＳＩ　（７）はデータ受信可能通知メツセージ（５
１）を受取るとｃｐｕ　（４）へ通知することなく、Ｄ
ＭＡコントローラ（９）を直接起動する。　ＤＭＡコン
トローラ（９）はデータメモリ（８）からｎワードのデ
ータを連続して読み出しシステムバス制御ＬＳＩ　（７
）へ転送する。データは、システムバス（２）、受信側
システムバス制御ＬＳＩ　（７）を経由して受信側のデ
ータメモリ（８）に書込まれる。転送が始まると受信側
のＤＭＡコントローラ（９）も自動的に起動され受信側
データメモリ（８）に対する書込みは連続して行なわれ
る。転送が終了すると送信側ではシステムバス制御ＬＳ
Ｉ　（７）からｆｌ：ＰＩＪ　（４）に対して送信完了
通知（５４）の割込みが、受信側ではシステムバス制御
ＬＳＩ　（７）からＣＰＵ　（４）に対して受信完了通
知（５５）の割込みが発生し、それぞれのｃｐｕ　（４
）に転送完了が通知される。

上記の動作において、システムバス制御ＬＳＩ（７）と
高速データバッファ間のデータ転送はローカルバス（３
）と分離されたデータバス（２）を通して行なわれるの
で、ローカルバス（３）上で、　ｃｐｕ（杓、回線制御
ＬＳＩ　（６）　との競合が発生することはない。

さらに、送信用高速データバッファ（１５）、受信用高
速データバッファ（１６）はシステムバス（１）のメツ
セージ転送に追従できるよう高速の素子を使用している
ので、システムバス制御ＬＳＩ　（７）が待たされ、シ
ステムバス（１）上で再送処理を行なうことにより、回
線対応部間のデータ転送速度が低下する状態は発生しな
い。

また、この発明による回線対応部は、上記メツセージに
よる転送の他、従来のデータ送受信用メモリ（１０）を
用いた低速のデータ転送も可能である。

更に本実施例では第３図に示すように回線制御を行なう
通信制御装置に適用した場合であるが、その他の装置た
とえばＬＡＮ　　（ローカル・エリア・ネットワーク）
のターミナルであってもよく、上記実施例と同様の効果
を奏する。

〔発明の効果〕

以上のように、この発明によれば回線対応部内のローカ
ルバスをローカルバスとデータバスに分離するとともに
、高速のデータ送受信用バッファを設けたので、メツセ
ージを用いた回線対応部間の高速データ転送がローカル
バスの競合による転送速度低下をおこすことなく実行で
きるためデータ転送速度が向上すると共に、装置全体の
データ処理能力が向上する効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデータ転送装置の回
線対応部の構成図、第２図は本実施例におけるメツセー
ジを用いる方式の転送シーケンス図、第３図はこの発明
を通用した回線対応部により構成される通信制御装置の
全体図、第４図は従来の方式による回線対応部の構成図
、第５図は従来の方式による転送シーケンス図である。 （１）　はシステムバス、（２）はデータバス、（３）
はローカルバス、（４）はＣＰＵ　、　　（６）は回線
制御しＳｒ　、　　（７）　はシステムバス制御ＬＳＩ
　、　　（＋４）は回線、（１５）は送信用高速データ
バッファ、（１６）は受信用高速データバッファ。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 所定回線によって送受信されるデータをローカルバスを
   介してデータ送受信処理部へ入出力し、受信処理された
   回線データをシステムバス制御部によってシステムバス
   へ入力制御すると共に、システムバスより入力された回
   線送信目的のデータをシステムバス制御部によってデー
   タ送受信処理部へ入力制御し送信処理を行なうデータ転
   送装置において、上記システムバス制御部とデータ送受
   信処理部を新たに設けたデータバスを介して接続すると
   共に、該データバスにシステムバス制御部によってアク
   セスされる回線データ送信用高速データバッファと回線
   データ受信用高速データバッファを接続し、システムバ
   ス制御部はデータバスを介して各高速データバッファ内
   の回線データをアクセスしシステムバスに入出力制御す
   ることを特徴とするデータ転送装置。