JPH0821013B2 - ダイレクトメモリアクセスオ−ダ競合制御方式 - Google Patents

ダイレクトメモリアクセスオ−ダ競合制御方式

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JPH0821013B2
JPH0821013B2 JP62114684A JP11468487A JPH0821013B2 JP H0821013 B2 JPH0821013 B2 JP H0821013B2 JP 62114684 A JP62114684 A JP 62114684A JP 11468487 A JP11468487 A JP 11468487A JP H0821013 B2 JPH0821013 B2 JP H0821013B2
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direct memory
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processor
buffer register
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晃 堀木
善一 矢代
弘典 松島
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Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Nippon Telegraph and Telephone Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285—Halt processor DMA

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力装置からプロセッサへのダイレクト
メモリアクセス制御方式に係り、特にダイレクトメモリ
アクセス時のプロセッサバス保留時間の短縮化に適した
オーダ競合制御方式に関する。
〔従来の技術〕
入出力装置とプロセッサ間のダイレクトメモリアクセ
スに関しては、既に交換研究会,SE84−121（37〜42ペー
ジ）の「分散制御形パケット交換機のシステム構成」で
論じられている。
従来の装置では入出力装置である回線対応部は、ダイ
レクトメモリアクセス機能を持ち、プロセッサに対しプ
ロセッサバス要求を出し、ダイレクトメモリアクセスの
間はずっとプロセッサバスを保留し、その間プロセッサ
は停止していた。
〔発明が解決しようとする問題点〕
上記従来技術は、入出力装置からのダイレクトメモリ
アクセス時、入出力装置とプロセッサ間の遅延時間に無
関係に入出力装置よりプロセッサバスを保留し、ダイレ
クトメモリアクセス制御を行っていた。この結果、入出
力装置とプロセッサ間の遅延が大きいとダイレクトメモ
リアクセス時のプロセッサバス保留時間が増加し、プロ
セッサのメモリアクセスが待たされるため、等価的にプ
ロセッサの処理速度が遅くなるという問題があった。
本発明の目的は、上記問題点を解決するため、入出力
装置とプロセッサ間の遅延時間に無関係に一定時間のプ
ロセッサバス保留時間でダイレクトメモリアクセスを実
行することのできるダイレクトメモリアクセスオーダ競
合制御方式を提供することにある。
〔問題点を解決するための手段〕
上記目的は、入出力装置とプロセッサの間で、プロセ
ッサの近くに第１と第２のバッファレジスタを設け、入
出力装置からのダイレクトメモリアクセス情報（メモリ
アドレス及びデータ）を第２のバッファレジスタに格納
した後プロセッサバスを保留し、ダイレクトメモリアク
セスを実行し、プロセッサから入出力装置への入出力命
令は第１のバッファレジスタを用いて情報を授受し、実
行することによりダイレクトメモリアクセス実行時のプ
ロセッサバス保留時間を入出力装置との間の遅延時間に
無関係とする事により達成される。
〔作 用〕
上記した第２のバッファレジスタは入出力装置からの
ダイレクトメモリアクセス情報（メモリアドレス及びデ
ータ）を第１のバッファレジスタを介して、あるいは直
接受け取る。第２のバッファレジスタはダイレクトメモ
リアクセス情報を受け取ると、プロセッサにダイレクト
メモリアクセス要求を送出し、プロセッサバスを確得す
るとダイレクトメモリアクセスを実行する。メモリリー
ドの場合は、読み出しデータを第１のバッファレジスタ
へセットし、入出力装置へ送る。
一方、プロセッサから入出力装置への入出力命令は第
１のバッファレジスタを経由して入出力装置へ送られ
る。以上のように第２のバッファレジスタにダイレクト
メモリアクセス情報が入った後に、プロセッサとの間で
ダイレクトメモリアクセスを行う事により入出力装置と
の間の遅延時間に無関係に一定の時間のプロセッサバス
保留でダイレクトメモリアクセスを実行できる。
〔実施例〕
以下、本発明の１実施例を第１図を用いて説明する。
第１図において、１は本発明を用いた通信制御装置,2は
通信制御装置の回線対応部であり、CCITT勧告X.25プロ
トコルを実現するLSI等を用いて構成され、ダイレクト
メモリアクセス制御機能を有する。３はダイレクトメモ
リアクセス時のメモリアドレスやデータを授受するダイ
レクトメモリアクセス信号線、４は本発明による第１の
バッファレジスタ、５は本発明による第２のバッファレ
ジスタ、６は第１及び第２のバッファレジスタ、4,5の
制御やダイレクトメモリアクセス制御を行うDMA制御
部、７はバッファレジスタ４または５を切り替えるセレ
クタ、８はプロセッサ、９はメモリ、10はプロセッサバ
ス、11は通信制御装置１と加入者を結ぶ加入者線、12は
回線対応部２よりDMA制御部６へダイレクトメモリアク
セス要求を通知するDMA要求線、13は回線対応部２へダ
イレクトメモリアクセスの許可及び終了を通知するDMA
許可線、14はプロセッサ８の入出力命令実行をDMA制御
部６へ通知するオーダ実行線、15は入出力命令の受付及
び実行終了を通知するASW線である。
以下第５図の動作フローチャートを用いて処理動作を
説明する。
加入者からの通信データは加入者線11を経由して通信
制御装置１の回線対応部２で受信される。回線対応部２
は受信データの処理をした後、メモリ９へ格納するため
ダイレクトメモリアクセス要求をDMA要求線12を用いてD
MA制御部６へ通知する（ステップ116）。DMA制御部６は
第１のバッファレジスタ４及び第２のバッファレジスタ
５が空きで、プロセッサ８より入出力命令実行指示が出
ていない場合は回線対応部２へDMA許可線13を介して信
号を送出しダイレクトメモリアクセス許可を通知する
（118）回線対応部２はダイレクトメモリアクセス信号
線３を経由して第１のバッファレジスタ４へメモリアド
レス及びデータ（メモリ書込みの場合のみ）を送る（12
0）。
DMA制御部６は第１のバッファレジスタ４へアドレス
及びデータをセットし終ると、その内容を第２のバッフ
ァレジスタ５へ移し（122）、プロセッサ８へダイレク
トメモリアクセス要求を送出する（124）。DMA制御部６
はプロセッサ８よりダイレクトメモリアクセス許可信号
を受けると、第２のバッファレジスタ５のメモリアドレ
ス及びデータをセレクタ７を経由してプロセッサバス10
へ送出する。メモリ９へのアクセスが終了すると、DMA
制御部６はDMA許可線13の信号を停止してダイレクトメ
モリアクセス終了を回線対応部２へ通知して処理を終了
する、ダイレクトメモリアクセスによるメモリ書込み時
のシーケンス例を第２図に示す。
一方、プロセッサ８から回線対応部２への入出力命令
実行は、プロセッサ８よりプロセッサバス10へ入出力命
令を送出した後、オーダ実行線14を経由してDMA制御部
６へ入出力命令の実行を通知する（102,126）。DMA制御
部６はASW線15へ信号を送出し入出力命令実行受付をプ
ロセッサ８へ通知すると同時にプロセッサバス10上の入
出力命令を第１のバッファレジスタ４へセットした後、
回線対応部２へ入出力命令を送出する（104〜108）。回
線対応部２へ入出命令を受取るとこれを実行し、入力命
令の場合は応答情報を第２のバッファレジスタ５へ返送
する。DMA制御部６は第２のバッファレジスタ５へ応答
情報がセットされると、この内容をセレクタ７を経由し
てプロセッサバス10へ送出した後、ASW線15の信号を停
止して入出力命令の実行終了をプロセッサ８へ通知する
（110,112）。この入力命令実行時のシーケンス例を第
３図に示す。
回線対応部２からのダイレクトメモリアクセス動作と
プロセッサ８からの入出力命令実行が衝突した場合、DM
A制御部６は第１のバッファレジスタ４にアドレス及び
データを受け（120）、第２のバッファレジスタ５へ移
した後（122）、プロセッサ８からの入出力命令を第１
のバッファレジスタ４を用いて回線対応部２へ送り（10
4〜108）応答情報が有る場合は第１のバッファレジスタ
４を経由してプロセッサ８へ送る（110）。入出力命令
が終了した後、DMA制御部６は第２のバッファレジスタ
５に蓄えられているアドレス及びデータを用いてダイレ
クトメモリアクセス動作を継続実行する（126,128,13
0）。このダイレクトメモリアクセスによるメモリ書込
みと入力命令実行の競合時のシーケンス例を第４図に示
す。
以上説明した様に、DMA制御部６はダイレクトメモリ
アクセスの制御と入出力命令の実行制御及びそれらの競
合制御を行う。このダイレクトメモリアクセス（DMA）
制御部６の全体的な動作フローは第５図に示すとおりで
ある。
本実施例によれば、ダイレクトメモリアクセス信号線
３が長くなり遅延時間が増加又はメモリアドレス及びデ
ータを多重化しシリアル伝送する事によりインタフェー
ス線数を削減して遅延時間を増加させてもダイレクトメ
モリアクセス時のプロセッサバス10の保留時間は影響を
受けず、常にバッファレジスタ５との間のダイレクトメ
モリアクセスであり、一定保留時間となるため等価的に
プロセッサ８の動作速度が低下するのを防止できる。
なお、以上の説明では、ダイレクトアクセス情報を第
１のバッファレジスタを経由して第２のバッファレジス
タに格納する場合について説明したが、第１のバッファ
レジスタを経由することなく直接第２のバッファレジス
タにセットする方法でも実現できる。
〔発明の効果〕
本発明によれば、入出力装置とプロセッサ間の距離が
増大し遅延時間が増加したり、又は入出力装置とプロセ
ッサ間のアドレス線やデータ線を多重化し、シリアル伝
送することによりインタフェース線を削減し経済化を図
ることで遅延時間が増加しても、ダイレクトメモリアク
セス時のプロセッサバス保留時間を短縮できるので、プ
ロセッサの処理速度が低下するのを防止することができ
る効果がある。
【図面の簡単な説明】
第１図は本発明の１実施例による通信制御装置のブロッ
ク図、第２図はメモリ書込み時のダイレクトメモリアク
セス動作のシーケンス例を示すタイムチャート、第３図
は入力命令実行時のシーケンス例を示すタイムチャー
ト、第４図はメモリ書込み時のダイレクトメモリアクセ
ス動作と入力命令実行が競合した場合のシーケンス例を
示すタイムチャート、第５図はDMA制御部の動作フロー
チャートである。 １……通信制御装置、９……メモリ ２……回線対応部、10……プロセッサバス ３……ダイレクトメモリアクセス信号線、11……加入者
線 12……DMA要求線 ４……第１のバッファレジスタ、13……DMA許可線 ５……第２のバッファレジスタ、14……オーダ実行線 ６……DMA制御部、15……ASW線 ７……セレクタ、８……プロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢代 善一 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (72)発明者 松島 弘典 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】入出力装置とプロセッサより構成され、入
    出力装置よりダイレクトメモリアクセスを行うシステム
    において、入出力装置とプロセッサ間に第１と第２のバ
    ッファレジスタを設け、入出力装置からのメモリアドレ
    ス及びデータより構成されるダイレクトメモリアクセス
    情報を第２のバッファレジスタに格納した後ダイレクト
    メモリアクセスを実行し、プロセッサから入出力装置へ
    の入出力命令は第１のバッファレジスタを用い入出力装
    置との間で情報を授受し、ダイレクトメモリアクセスと
    入出力命令の実行が競合した場合は、ダイレクトメモリ
    アクセス情報を第２のバッファレジスタに格納した後、
    第１のバッファレジスタを用いて入出力命令を実行し、
    その後ダイレクトメモリアクセスを実行することを特徴
    とするダイレクトメモリアクセスオーダ競合制御方式。
JP62114684A 1987-05-13 1987-05-13 ダイレクトメモリアクセスオ−ダ競合制御方式 Expired - Lifetime JPH0821013B2 (ja)

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