JPH10341257A - パケット処理装置 - Google Patents
パケット処理装置Info
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- JPH10341257A JPH10341257A JP9152655A JP15265597A JPH10341257A JP H10341257 A JPH10341257 A JP H10341257A JP 9152655 A JP9152655 A JP 9152655A JP 15265597 A JP15265597 A JP 15265597A JP H10341257 A JPH10341257 A JP H10341257A
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- control
- dma
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Abstract
(57)【要約】
【課題】 簡易な構成であってしかも低コストで、シス
テム全体の処理能力を向上することができるパケット処
理装置を得ること。 【解決手段】 本発明は、コマンドバス、アドレスバス
およびデータバスからなるコントロール系バスＢ1を有
するＣＰＵ１０と、ＣＰＵ１０において用いられるワー
クデータを記憶する第一のメモリ部１２と、コントロー
ル系バスＢ1と共通系バスＢ3との接続を制御する第一の
バス制御部１３と、パケット通信におけるパケットディ
スクリプタを記憶する第二のメモリ部１４と、共通系バ
スＢ3とＤＭＡ系バスＢ2との接続を制御する第二のバス
制御部１５と、回線制御部１７1〜１７nにおけるＤＭＡ
のマスター動作およびスレーブ動作を制御するＤＭＡ制
御部１６と、回線制御部１７1〜１７nを介して送受信さ
れる送受信データを記憶する第三のメモリ部１８とを有
している。
テム全体の処理能力を向上することができるパケット処
理装置を得ること。 【解決手段】 本発明は、コマンドバス、アドレスバス
およびデータバスからなるコントロール系バスＢ1を有
するＣＰＵ１０と、ＣＰＵ１０において用いられるワー
クデータを記憶する第一のメモリ部１２と、コントロー
ル系バスＢ1と共通系バスＢ3との接続を制御する第一の
バス制御部１３と、パケット通信におけるパケットディ
スクリプタを記憶する第二のメモリ部１４と、共通系バ
スＢ3とＤＭＡ系バスＢ2との接続を制御する第二のバス
制御部１５と、回線制御部１７1〜１７nにおけるＤＭＡ
のマスター動作およびスレーブ動作を制御するＤＭＡ制
御部１６と、回線制御部１７1〜１７nを介して送受信さ
れる送受信データを記憶する第三のメモリ部１８とを有
している。
Description
【０００１】
【発明の属する技術分野】本発明は、パケット交換機に
おけるパケットのＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ：ダイレクト・メモリ・アクセス）転送に
用いられるパケット処理装置に関する。
おけるパケットのＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ：ダイレクト・メモリ・アクセス）転送に
用いられるパケット処理装置に関する。
【０００２】
【従来の技術】従来のパケット処理装置は、装置各部を
制御する中央処理装置と、該中央処理装置に各々接続さ
れたコマンドバス、アドレスバスおよびデータバスと、
中央処理装置において実行されるプログラムを記憶する
ＲＯＭ（リードオンリメモリ）と、ワークメモリたるＲ
ＡＭ（ランダムアクセスメモリ）と、ＲＡＭに対してＤ
ＭＡ転送等を行う回線制御装置と、その他の複数の一般
的入出力装置とから構成されている。
制御する中央処理装置と、該中央処理装置に各々接続さ
れたコマンドバス、アドレスバスおよびデータバスと、
中央処理装置において実行されるプログラムを記憶する
ＲＯＭ（リードオンリメモリ）と、ワークメモリたるＲ
ＡＭ（ランダムアクセスメモリ）と、ＲＡＭに対してＤ
ＭＡ転送等を行う回線制御装置と、その他の複数の一般
的入出力装置とから構成されている。
【０００３】上記構成において、中央処理装置に接続さ
れたコマンドバス、アドレスバスおよびデータバスは、
中央処理装置により実行される処理のとき、および回線
制御装置により実行されるＤＭＡ転送処理のときにおい
て時分割的に使用される。従って、従来のパケット処理
装置においては、中央処理装置の処理量が多い場合、Ｄ
ＭＡ処理を行うべき送受信データが破棄されるという問
題が発生する一方、逆にＤＭＡ処理の処理量が多い場
合、中央処理装置の処理能力が低下するという問題が発
生する。
れたコマンドバス、アドレスバスおよびデータバスは、
中央処理装置により実行される処理のとき、および回線
制御装置により実行されるＤＭＡ転送処理のときにおい
て時分割的に使用される。従って、従来のパケット処理
装置においては、中央処理装置の処理量が多い場合、Ｄ
ＭＡ処理を行うべき送受信データが破棄されるという問
題が発生する一方、逆にＤＭＡ処理の処理量が多い場
合、中央処理装置の処理能力が低下するという問題が発
生する。
【０００４】かかる事情より、従来のパケット処理装置
においては、上述した問題を回避すべくバス処理能力
（転送能力）に十分な余裕をみたシステム設計が行われ
るため、装置が高価であるという問題があった。
においては、上述した問題を回避すべくバス処理能力
（転送能力）に十分な余裕をみたシステム設計が行われ
るため、装置が高価であるという問題があった。
【０００５】そこで、上述した問題を解決する方法とし
ては、特開昭６０ー２１９８４９号公報に開示されてい
るパケット処理装置の構成をとることが一般的である。
図２は、上述した従来のパケット処理装置の構成を示す
ブロック図であり、この図において、１は、装置各部を
制御するＣＰＵであり、コマンドバス、アドレスバスお
よびデータバスからなるコントロール系バスＢ1を有し
ている。２は、ＣＰＵ１において実行されるプログラム
等を記憶するＲＯＭであり、コントロール系バスＢ1に
接続されている。
ては、特開昭６０ー２１９８４９号公報に開示されてい
るパケット処理装置の構成をとることが一般的である。
図２は、上述した従来のパケット処理装置の構成を示す
ブロック図であり、この図において、１は、装置各部を
制御するＣＰＵであり、コマンドバス、アドレスバスお
よびデータバスからなるコントロール系バスＢ1を有し
ている。２は、ＣＰＵ１において実行されるプログラム
等を記憶するＲＯＭであり、コントロール系バスＢ1に
接続されている。
【０００６】３は、ワークデータ等を記憶する第一のメ
モリ部であり、コントロール系バスＢ1に接続されてい
る。４は、後述するＤＭＡ系バスＢ2に接続された装置
にＣＰＵ１がアクセスするための処理を行うアクセス要
求部である。５は、後述する回線制御部６1〜６nにおけ
るＤＭＡのマスター動作およびスレーブ動作を制御する
ＤＭＡ制御部であり、コントロール系バスＢ1およびＤ
ＭＡ系バスＢ2に接続されている。６1〜６nは、通信回
線（図示略）を介してデータを受信する複数の回線制御
部であり、コントロール系バスＢ1およびＤＭＡ系バス
Ｂ2に接続されている。７は、コントロール系バスＢ1お
よびＤＭＡ系バスＢ2に接続された第二のメモリ部であ
り、送信、受信データを蓄積記憶する。
モリ部であり、コントロール系バスＢ1に接続されてい
る。４は、後述するＤＭＡ系バスＢ2に接続された装置
にＣＰＵ１がアクセスするための処理を行うアクセス要
求部である。５は、後述する回線制御部６1〜６nにおけ
るＤＭＡのマスター動作およびスレーブ動作を制御する
ＤＭＡ制御部であり、コントロール系バスＢ1およびＤ
ＭＡ系バスＢ2に接続されている。６1〜６nは、通信回
線（図示略）を介してデータを受信する複数の回線制御
部であり、コントロール系バスＢ1およびＤＭＡ系バス
Ｂ2に接続されている。７は、コントロール系バスＢ1お
よびＤＭＡ系バスＢ2に接続された第二のメモリ部であ
り、送信、受信データを蓄積記憶する。
【０００７】上記構成によれば、ＣＰＵ１が第一のメモ
リ部３へアクセスすることにより行う処理と、回線制御
部６1〜６nが第二のメモリ部７へアクセスすることによ
り行うＤＭＡ転送処理とが同時に行われる。なお、この
パケット処理装置の動作の詳細については、上述した特
開昭６０ー２１９８４９号公報を参照されたい。
リ部３へアクセスすることにより行う処理と、回線制御
部６1〜６nが第二のメモリ部７へアクセスすることによ
り行うＤＭＡ転送処理とが同時に行われる。なお、この
パケット処理装置の動作の詳細については、上述した特
開昭６０ー２１９８４９号公報を参照されたい。
【０００８】
【発明が解決しようとする課題】ところで、上述した前
者のパケット処理装置においては、中央処理装置が実行
する処理と回線制御装置が行うＤＭＡ転送処理とが時分
割的に行われるため、上述した理由によりシステム全体
の処理能力が低下するという欠点があった。一方、図２
に示す従来のパケット処理装置においては、回線制御部
６1〜６n、第二のメモリ部７等に対して２系統のコント
ロール系バスＢ1およびＤＭＡ系バスＢ2が接続される構
成であるため、アクセス対象たる装置に対してコントロ
ール系バスＢ1またはＤＭＡ系バスＢ2のうちいずれかの
ものを選択するための選択回路が必要である。従って、
従来のパケット処理装置においては、上記選択回路が設
けられているため、構成が複雑であるとともに、コスト
が高いという欠点があった。本発明はこのような背景の
下になされたもので、簡易な構成であってしかも低コス
トで、システム全体の処理能力を向上することができる
パケット処理装置を提供することを目的とする。
者のパケット処理装置においては、中央処理装置が実行
する処理と回線制御装置が行うＤＭＡ転送処理とが時分
割的に行われるため、上述した理由によりシステム全体
の処理能力が低下するという欠点があった。一方、図２
に示す従来のパケット処理装置においては、回線制御部
６1〜６n、第二のメモリ部７等に対して２系統のコント
ロール系バスＢ1およびＤＭＡ系バスＢ2が接続される構
成であるため、アクセス対象たる装置に対してコントロ
ール系バスＢ1またはＤＭＡ系バスＢ2のうちいずれかの
ものを選択するための選択回路が必要である。従って、
従来のパケット処理装置においては、上記選択回路が設
けられているため、構成が複雑であるとともに、コスト
が高いという欠点があった。本発明はこのような背景の
下になされたもので、簡易な構成であってしかも低コス
トで、システム全体の処理能力を向上することができる
パケット処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、第１のバスと、前記第１のバスに接続され、各種処
理を行う処理手段と、前記第１のバスに接続され、前記
各種処理時において前記処理手段によりアクセスされる
第１の記憶手段と、第２のバスと、前記第２のバスに接
続された第２の記憶手段と、前記第２のバスに接続さ
れ、パケット交換に必要なパケットデータを前記第２の
記憶手段に対してダイレクト・メモリ・アクセス転送す
る転送手段と、第３のバスと、前記第３のバスに接続さ
れ、前記処理手段または前記転送手段によりアクセスさ
れる第３の記憶手段と、前記第１のバスと前記第２のバ
スとの接続および前記第２のバスと前記第３のバスとの
接続を制御する接続制御手段とを具備することを特徴と
する。また、請求項２に記載の発明は、請求項１に記載
のパケット処理装置において、前記接続制御手段は、前
記第１のバスと前記第２のバスとを接続または分離する
第１の接続制御部と、前記第２のバスと前記第３のバス
とを接続または分離する第２の接続制御部とから構成さ
れていることを特徴とする。また、請求項３に記載の発
明は、請求項１または２に記載のパケット処理装置にお
いて、前記第３の記憶手段に対する、前記処理手段と前
記転送手段とのアクセスの競合を調整する競合調整手段
を具備することを特徴とする。
は、第１のバスと、前記第１のバスに接続され、各種処
理を行う処理手段と、前記第１のバスに接続され、前記
各種処理時において前記処理手段によりアクセスされる
第１の記憶手段と、第２のバスと、前記第２のバスに接
続された第２の記憶手段と、前記第２のバスに接続さ
れ、パケット交換に必要なパケットデータを前記第２の
記憶手段に対してダイレクト・メモリ・アクセス転送す
る転送手段と、第３のバスと、前記第３のバスに接続さ
れ、前記処理手段または前記転送手段によりアクセスさ
れる第３の記憶手段と、前記第１のバスと前記第２のバ
スとの接続および前記第２のバスと前記第３のバスとの
接続を制御する接続制御手段とを具備することを特徴と
する。また、請求項２に記載の発明は、請求項１に記載
のパケット処理装置において、前記接続制御手段は、前
記第１のバスと前記第２のバスとを接続または分離する
第１の接続制御部と、前記第２のバスと前記第３のバス
とを接続または分離する第２の接続制御部とから構成さ
れていることを特徴とする。また、請求項３に記載の発
明は、請求項１または２に記載のパケット処理装置にお
いて、前記第３の記憶手段に対する、前記処理手段と前
記転送手段とのアクセスの競合を調整する競合調整手段
を具備することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の第一実施形態
によるパケット処理装置の構成を示すブロック図であ
る。この図において、１０は、装置各部を制御するＣＰ
Ｕであり、コマンドバス、アドレスバスおよびデータバ
スからなるコントロール系バスＢ1を有している。１１
は、コントロール系バスＢ1に接続されたＲＯＭであ
り、ＣＰＵ１０において実行されるプログラムを記憶す
る。
施形態について説明する。図１は本発明の第一実施形態
によるパケット処理装置の構成を示すブロック図であ
る。この図において、１０は、装置各部を制御するＣＰ
Ｕであり、コマンドバス、アドレスバスおよびデータバ
スからなるコントロール系バスＢ1を有している。１１
は、コントロール系バスＢ1に接続されたＲＯＭであ
り、ＣＰＵ１０において実行されるプログラムを記憶す
る。
【００１１】１２は、コントロール系バスＢ1に接続さ
れた第一のメモリ部であり、ＣＰＵ１０において用いら
れるワークデータを記憶する。１３は、コントロール系
バスＢ1と共通系バスＢ3との間に介挿された第一のバス
制御部であり、コントロール系バスＢ1と共通系バスＢ3
との接続を制御する。１４は、共通系バスＢ3に接続さ
れた第二のメモリ部であり、パケット通信におけるパケ
ットディスクリプタを記憶する。
れた第一のメモリ部であり、ＣＰＵ１０において用いら
れるワークデータを記憶する。１３は、コントロール系
バスＢ1と共通系バスＢ3との間に介挿された第一のバス
制御部であり、コントロール系バスＢ1と共通系バスＢ3
との接続を制御する。１４は、共通系バスＢ3に接続さ
れた第二のメモリ部であり、パケット通信におけるパケ
ットディスクリプタを記憶する。
【００１２】１５は、共通系バスＢ3とＤＭＡ系バスＢ2
との間に介挿された第二のバス制御部であり、共通系バ
スＢ3とＤＭＡ系バスＢ2との接続を制御する。１６は、
ＤＭＡ系バスＢ2に接続されたＤＭＡ制御部であり、回
線制御部１７1〜１７nにおけるＤＭＡのマスター動作お
よびスレーブ動作を制御する。
との間に介挿された第二のバス制御部であり、共通系バ
スＢ3とＤＭＡ系バスＢ2との接続を制御する。１６は、
ＤＭＡ系バスＢ2に接続されたＤＭＡ制御部であり、回
線制御部１７1〜１７nにおけるＤＭＡのマスター動作お
よびスレーブ動作を制御する。
【００１３】回線制御部１７1〜１７nは、ＤＭＡ系バス
Ｂ2に各々接続されており、図示しない入出力通信回線
を収容している。１８は、ＤＭＡ系バスＢ2に接続され
た第三のメモリ部であり、回線制御部１７1〜１７nを介
して送受信される送受信データを記憶する。すなわち、
第三のメモリ部１８は、ＤＭＡ転送時において、上記送
受信データを蓄積するためのメモリである。
Ｂ2に各々接続されており、図示しない入出力通信回線
を収容している。１８は、ＤＭＡ系バスＢ2に接続され
た第三のメモリ部であり、回線制御部１７1〜１７nを介
して送受信される送受信データを記憶する。すなわち、
第三のメモリ部１８は、ＤＭＡ転送時において、上記送
受信データを蓄積するためのメモリである。
【００１４】＜第１のバス接続状態における動作＞次
に、上述した一実施形態によるパケット処理装置の動作
について説明する。まず、今、図１に示す第一のバス制
御部１３および第二のバス制御部１５の接続制御により
コントロール系バスＢ1と共通系バスＢ3とが分離され、
かつ共通系バスＢ3とＤＭＡ系バスＢ2とが分離されてい
るものとする。
に、上述した一実施形態によるパケット処理装置の動作
について説明する。まず、今、図１に示す第一のバス制
御部１３および第二のバス制御部１５の接続制御により
コントロール系バスＢ1と共通系バスＢ3とが分離され、
かつ共通系バスＢ3とＤＭＡ系バスＢ2とが分離されてい
るものとする。
【００１５】この状態（以下、第１のバス接続状態と称
する）において、コントロール系バスＢ1は、ＣＰＵ１
０に優先的に使用される状態にある。言い換えれば、コ
ントロール系バスＢ1の使用権は、ＣＰＵ１０にある。
一方、ＤＭＡ系バスＢ2は、回線制御部１７1〜１７nに
優先的に使用される状態にある。言い換えれば、ＤＭＡ
系バスＢ2の使用権は、回線制御部１７1〜１７nにあ
る。
する）において、コントロール系バスＢ1は、ＣＰＵ１
０に優先的に使用される状態にある。言い換えれば、コ
ントロール系バスＢ1の使用権は、ＣＰＵ１０にある。
一方、ＤＭＡ系バスＢ2は、回線制御部１７1〜１７nに
優先的に使用される状態にある。言い換えれば、ＤＭＡ
系バスＢ2の使用権は、回線制御部１７1〜１７nにあ
る。
【００１６】上述した第１のバス接続状態において、Ｃ
ＰＵ１０は、コントロール系バスＢ1を介してＲＯＭ１
１および第一のメモリ部１２へアクセスすることによ
り、プログラム、データの読出し処理、書き込み処理を
行う。これにより、ＣＰＵ１０は、プログラムに基づく
各種の処理を実行する。
ＰＵ１０は、コントロール系バスＢ1を介してＲＯＭ１
１および第一のメモリ部１２へアクセスすることによ
り、プログラム、データの読出し処理、書き込み処理を
行う。これにより、ＣＰＵ１０は、プログラムに基づく
各種の処理を実行する。
【００１７】また、このＣＰＵ１０の動作と同時に、回
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2を介して送受信データを第三のメ
モリ部１８に対してＤＭＡ転送する。このように、上述
した第１のバス接続状態においては、ＣＰＵ１０が第一
のメモリ部１２へアクセスして実行する処理と、回線制
御部１７1〜１７nによる第三のメモリ部１８に対するＤ
ＭＡ転送処理とが同時に行われる。
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2を介して送受信データを第三のメ
モリ部１８に対してＤＭＡ転送する。このように、上述
した第１のバス接続状態においては、ＣＰＵ１０が第一
のメモリ部１２へアクセスして実行する処理と、回線制
御部１７1〜１７nによる第三のメモリ部１８に対するＤ
ＭＡ転送処理とが同時に行われる。
【００１８】＜第２のバス接続状態における動作＞ま
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の接続制御によりコントロール系バスＢ
1と共通系バスＢ3とが分離され、かつ共通系バスＢ3と
ＤＭＡ系バスＢ2とが接続されているものとする。
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の接続制御によりコントロール系バスＢ
1と共通系バスＢ3とが分離され、かつ共通系バスＢ3と
ＤＭＡ系バスＢ2とが接続されているものとする。
【００１９】この状態（以下、第２のバス接続状態と称
する）において、コントロール系バスＢ1は、ＣＰＵ１
０に優先的に使用される状態にある。言い換えれば、コ
ントロール系バスＢ1の使用権は、ＣＰＵ１０にある。
一方、ＤＭＡ系バスＢ2および共通系バスＢ3は、回線制
御部１７1〜１７nに優先的に使用される状態にある。言
い換えれば、ＤＭＡ系バスＢ2および共通系バスＢ3の使
用権は、回線制御部１７1〜１７nにある。
する）において、コントロール系バスＢ1は、ＣＰＵ１
０に優先的に使用される状態にある。言い換えれば、コ
ントロール系バスＢ1の使用権は、ＣＰＵ１０にある。
一方、ＤＭＡ系バスＢ2および共通系バスＢ3は、回線制
御部１７1〜１７nに優先的に使用される状態にある。言
い換えれば、ＤＭＡ系バスＢ2および共通系バスＢ3の使
用権は、回線制御部１７1〜１７nにある。
【００２０】上述した第２のバス接続状態において、Ｃ
ＰＵ１０は、上述した第１のバス接続状態の場合と同様
にして、コントロール系バスＢ1を介してＲＯＭ１１お
よび第一のメモリ部１２へアクセスすることにより、プ
ログラムに基づく各種の処理を実行する。
ＰＵ１０は、上述した第１のバス接続状態の場合と同様
にして、コントロール系バスＢ1を介してＲＯＭ１１お
よび第一のメモリ部１２へアクセスすることにより、プ
ログラムに基づく各種の処理を実行する。
【００２１】また、このＣＰＵ１０の動作と同時に、回
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2および共通系バスＢ3を介して、第
二のメモリ部１４へアクセスする。これにより、主とし
て、回線制御部１７1〜１７nにより、新たなパケットデ
ィスクリプタが第二のメモリ部１４へＤＭＡ転送され、
この結果、第二のメモリ部１４に記憶されているパケッ
トディスクリプタが更新される。このように、上述した
第２のバス接続状態においては、ＣＰＵ１０が第一のメ
モリ部１２へアクセスして実行する処理と、回線制御部
１７1〜１７nによる第二のメモリ部１４に対するＤＭＡ
転送処理とが同時に行われる。
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2および共通系バスＢ3を介して、第
二のメモリ部１４へアクセスする。これにより、主とし
て、回線制御部１７1〜１７nにより、新たなパケットデ
ィスクリプタが第二のメモリ部１４へＤＭＡ転送され、
この結果、第二のメモリ部１４に記憶されているパケッ
トディスクリプタが更新される。このように、上述した
第２のバス接続状態においては、ＣＰＵ１０が第一のメ
モリ部１２へアクセスして実行する処理と、回線制御部
１７1〜１７nによる第二のメモリ部１４に対するＤＭＡ
転送処理とが同時に行われる。
【００２２】＜第３のバス接続状態における動作＞ま
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の接続制御によりコントロール系バスＢ
1と共通系バスＢ3とが接続され、かつ共通系バスＢ3と
ＤＭＡ系バスＢ2とが分離されているものとする。
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の接続制御によりコントロール系バスＢ
1と共通系バスＢ3とが接続され、かつ共通系バスＢ3と
ＤＭＡ系バスＢ2とが分離されているものとする。
【００２３】この状態（以下、第３のバス接続状態と称
する）において、コントロール系バスＢ1および共通系
バスＢ3は、ＣＰＵ１０に優先的に使用される状態にあ
る。言い換えれば、コントロール系バスＢ1および共通
系バスＢ3の使用権は、ＣＰＵ１０にある。一方、ＤＭ
Ａ系バスＢ2は、回線制御部１７1〜１７nに優先的に使
用される状態にある。言い換えれば、ＤＭＡ系バスＢ2
の使用権は、回線制御部１７1〜１７nにある。
する）において、コントロール系バスＢ1および共通系
バスＢ3は、ＣＰＵ１０に優先的に使用される状態にあ
る。言い換えれば、コントロール系バスＢ1および共通
系バスＢ3の使用権は、ＣＰＵ１０にある。一方、ＤＭ
Ａ系バスＢ2は、回線制御部１７1〜１７nに優先的に使
用される状態にある。言い換えれば、ＤＭＡ系バスＢ2
の使用権は、回線制御部１７1〜１７nにある。
【００２４】上述した第３のバス接続状態において、Ｃ
ＰＵ１０は、コントロール系バスＢ1および共通系バス
Ｂ3を介して第二のメモリ部１４へアクセスする。これ
により。上述第２のバス接続状態の場合と同様にして、
第二のメモリ部１４に記憶されているパケットディスク
リプタが更新される。
ＰＵ１０は、コントロール系バスＢ1および共通系バス
Ｂ3を介して第二のメモリ部１４へアクセスする。これ
により。上述第２のバス接続状態の場合と同様にして、
第二のメモリ部１４に記憶されているパケットディスク
リプタが更新される。
【００２５】また、このＣＰＵ１０の動作と同時に、回
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2を介して送受信データを第三のメ
モリ部１８に対してＤＭＡ転送する。このように、上述
した第３のバス接続状態においては、ＣＰＵ１０が第二
のメモリ部１４へアクセスして実行する処理と、回線制
御部１７1〜１７nによる第三のメモリ部１８に対するＤ
ＭＡ転送処理とが同時に行われる。
線制御部１７1〜１７nは、入出力通信回線（図示略）お
よびＤＭＡ系バスＢ2を介して送受信データを第三のメ
モリ部１８に対してＤＭＡ転送する。このように、上述
した第３のバス接続状態においては、ＣＰＵ１０が第二
のメモリ部１４へアクセスして実行する処理と、回線制
御部１７1〜１７nによる第三のメモリ部１８に対するＤ
ＭＡ転送処理とが同時に行われる。
【００２６】＜第４のバス接続状態における動作＞ま
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の制御により、コントロール系バスＢ1
と共通系バスＢ3とが接続されており、かつ第二のバス
制御部１５の制御により共通系バスＢ3とＤＭＡ系バス
Ｂ2とが接続されているものとする。この状態（以下、
第４のバス接続状態と称する）において、共通系バスＢ
3は、ＣＰＵ１０または回線制御部１７1〜１７nのいず
れの装置にも使用される状態にある。
た、今、図１に示す第一のバス制御部１３および第二の
バス制御部１５の制御により、コントロール系バスＢ1
と共通系バスＢ3とが接続されており、かつ第二のバス
制御部１５の制御により共通系バスＢ3とＤＭＡ系バス
Ｂ2とが接続されているものとする。この状態（以下、
第４のバス接続状態と称する）において、共通系バスＢ
3は、ＣＰＵ１０または回線制御部１７1〜１７nのいず
れの装置にも使用される状態にある。
【００２７】そして、今、ＣＰＵ１０がコントロール系
バスＢ1および共通系バスＢ3を介して第二のメモリ部１
４に対してアクセスし、これと同時に回線制御部１７1
〜１７nがＤＭＡ系バスＢ2および共用系バスＢ3を介し
て第二のメモリ部１４に対してアクセスした場合、共通
系バスＢ3においてアクセスの競合が発生する。これに
より、第一のバス制御部１３と第二のバス制御部１５と
の間では、共通系バスＢ3の使用権を調整すべく、いわ
ゆる調停が行われる。
バスＢ1および共通系バスＢ3を介して第二のメモリ部１
４に対してアクセスし、これと同時に回線制御部１７1
〜１７nがＤＭＡ系バスＢ2および共用系バスＢ3を介し
て第二のメモリ部１４に対してアクセスした場合、共通
系バスＢ3においてアクセスの競合が発生する。これに
より、第一のバス制御部１３と第二のバス制御部１５と
の間では、共通系バスＢ3の使用権を調整すべく、いわ
ゆる調停が行われる。
【００２８】今、ＣＰＵ１が共通系バスＢ3の使用権を
獲得したものとすると、第一のバス制御部１３によりコ
ントロール系バスＢ1と共通系バスＢ3とが接続される一
方、第二のバス制御部１５により共通系バスＢ3とＤＭ
Ａ系バスＢ2とが分離される。これにより、ＣＰＵ１０
は、コントロール系バスＢ1および共通系バスＢ3を介し
て第二のメモリ部１４に対するアクセスを行い、各種処
理を実行する。このＣＰＵ１０による各種処理時におい
て、回線制御部１７1〜１７nはアクセス待ち状態とされ
る。
獲得したものとすると、第一のバス制御部１３によりコ
ントロール系バスＢ1と共通系バスＢ3とが接続される一
方、第二のバス制御部１５により共通系バスＢ3とＤＭ
Ａ系バスＢ2とが分離される。これにより、ＣＰＵ１０
は、コントロール系バスＢ1および共通系バスＢ3を介し
て第二のメモリ部１４に対するアクセスを行い、各種処
理を実行する。このＣＰＵ１０による各種処理時におい
て、回線制御部１７1〜１７nはアクセス待ち状態とされ
る。
【００２９】一方、回線制御部１７1〜１７nが共通系バ
スＢ3の使用権を獲得したものとすると、第一のバス制
御部１３によりコントロール系バスＢ1と共通系バスＢ3
とが分離される一方、第二のバス制御部１５により共通
系バスＢ3とＤＭＡ系バスＢ2とが接続される。これによ
り、回線制御部１７1〜１７nは、ＤＭＡ系バスＢ2およ
び共通系バスＢ3を介して第二のメモリ部１４に対して
ＤＭＡ転送を行う。この回線制御部１７1〜１７nによる
ＤＭＡ転送時において、ＣＰＵ１０はアクセス状態とさ
れる。
スＢ3の使用権を獲得したものとすると、第一のバス制
御部１３によりコントロール系バスＢ1と共通系バスＢ3
とが分離される一方、第二のバス制御部１５により共通
系バスＢ3とＤＭＡ系バスＢ2とが接続される。これによ
り、回線制御部１７1〜１７nは、ＤＭＡ系バスＢ2およ
び共通系バスＢ3を介して第二のメモリ部１４に対して
ＤＭＡ転送を行う。この回線制御部１７1〜１７nによる
ＤＭＡ転送時において、ＣＰＵ１０はアクセス状態とさ
れる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
各構成要素に対して１系統のバスしか接続されないた
め、従来のパケット処理装置に比して、簡易な構成であ
ってしかも低コストにすることができるという効果が得
られる。また、本発明によれば、接続制御手段を設けた
ことにより、処理装置による処理および転送処理による
ダイレクト・メモリ・アクセス転送処理が共に同時に行
われるので、システム全体の処理能力を向上することが
できるという効果が得られる。
各構成要素に対して１系統のバスしか接続されないた
め、従来のパケット処理装置に比して、簡易な構成であ
ってしかも低コストにすることができるという効果が得
られる。また、本発明によれば、接続制御手段を設けた
ことにより、処理装置による処理および転送処理による
ダイレクト・メモリ・アクセス転送処理が共に同時に行
われるので、システム全体の処理能力を向上することが
できるという効果が得られる。
【図１】 本発明の一実施形態によるパケット処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 従来のパケット処理装置の構成を示すブロッ
ク図である。
ク図である。
１０ ＣＰＵ（処理手段） １２ 第一のメモリ部（第１の記憶手段） １３ 第一のバス制御部（接続制御手段、第１の接続制
御部） １４ 第二のメモリ部（第３の記憶手段） １５ 第二のバス制御部（接続制御手段、第２の接続制
御部） １６ ＤＭＡ制御部（転送手段） １７1〜１７n 回線制御部（転送手段） １８ 第三のメモリ部（第２の記憶手段） Ｂ1 コントロール系バス（第１のバス） Ｂ2 ＤＭＡ系バス（第２のバス） Ｂ3 共通系バス（第３のバス）
御部） １４ 第二のメモリ部（第３の記憶手段） １５ 第二のバス制御部（接続制御手段、第２の接続制
御部） １６ ＤＭＡ制御部（転送手段） １７1〜１７n 回線制御部（転送手段） １８ 第三のメモリ部（第２の記憶手段） Ｂ1 コントロール系バス（第１のバス） Ｂ2 ＤＭＡ系バス（第２のバス） Ｂ3 共通系バス（第３のバス）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野▲崎▼ 功 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (3)
- 【請求項１】 第１のバスと、 前記第１のバスに接続され、各種処理を行う処理手段
と、 前記第１のバスに接続され、前記各種処理時において前
記処理手段によりアクセスされる第１の記憶手段と、 第２のバスと、 前記第２のバスに接続された第２の記憶手段と、 前記第２のバスに接続され、パケット交換に必要なパケ
ットデータを前記第２の記憶手段に対してダイレクト・
メモリ・アクセス転送する転送手段と、 第３のバスと、 前記第３のバスに接続され、前記処理手段または前記転
送手段によりアクセスされる第３の記憶手段と、 前記第１のバスと前記第２のバスとの接続および前記第
２のバスと前記第３のバスとの接続を制御する接続制御
手段とを具備することを特徴とするパケット処理装置。 - 【請求項２】 前記接続制御手段は、 前記第１のバスと前記第２のバスとを接続または分離す
る第１の接続制御部と、 前記第２のバスと前記第３のバスとを接続または分離す
る第２の接続制御部とから構成されていることを特徴と
する請求項１に記載のパケット処理装置。 - 【請求項３】 前記第３の記憶手段に対する、前記処理
手段と前記転送手段とのアクセスの競合を調整する競合
調整手段を具備することを特徴とする請求項１または２
に記載のパケット処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152655A JPH10341257A (ja) | 1997-06-10 | 1997-06-10 | パケット処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9152655A JPH10341257A (ja) | 1997-06-10 | 1997-06-10 | パケット処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341257A true JPH10341257A (ja) | 1998-12-22 |
Family
ID=15545190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9152655A Pending JPH10341257A (ja) | 1997-06-10 | 1997-06-10 | パケット処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
| JP2006313427A (ja) * | 2005-05-06 | 2006-11-16 | Nec Electronics Corp | パケット処理装置 |
-
1997
- 1997-06-10 JP JP9152655A patent/JPH10341257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
| JP2006313427A (ja) * | 2005-05-06 | 2006-11-16 | Nec Electronics Corp | パケット処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |