JP2000207348A - デ―タ処理装置および方法 - Google Patents
デ―タ処理装置および方法Info
- Publication number
- JP2000207348A JP2000207348A JP11007557A JP755799A JP2000207348A JP 2000207348 A JP2000207348 A JP 2000207348A JP 11007557 A JP11007557 A JP 11007557A JP 755799 A JP755799 A JP 755799A JP 2000207348 A JP2000207348 A JP 2000207348A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- bus
- control circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
(57)【要約】
【課題】 不要なバス待ちを無くしてデータ処理の速度
を向上させる。 【解決手段】 本発明のデータ処理装置は、制御回路１
６と、複数のＣＰＵ１〜３と、複数のシステムバス１７
Ａ〜１７Ｃと、複数のメモリ１０〜１５と、これらのメ
モリ１０〜１５をシステムバス１７Ａ〜１７Ｃに選択的
に接続可能である複数のメモリバスセレクタ４〜９とを
有する。制御回路１６はメモリ１０〜１５をシステムバ
ス１７Ａ〜１７Ｃに選択的に接続するための複数の選択
信号を発生してメモリバスセレクタ４〜９に与える。メ
モリバスセレクタ４〜９は前記選択信号に応答してメモ
リ１０〜１５をシステムバス１７Ａ〜１７Ｃに選択的に
接続する。ＣＰＵ１〜３は並行してメモリ１０〜１５に
アクセスしてデータの処理をする。
を向上させる。 【解決手段】 本発明のデータ処理装置は、制御回路１
６と、複数のＣＰＵ１〜３と、複数のシステムバス１７
Ａ〜１７Ｃと、複数のメモリ１０〜１５と、これらのメ
モリ１０〜１５をシステムバス１７Ａ〜１７Ｃに選択的
に接続可能である複数のメモリバスセレクタ４〜９とを
有する。制御回路１６はメモリ１０〜１５をシステムバ
ス１７Ａ〜１７Ｃに選択的に接続するための複数の選択
信号を発生してメモリバスセレクタ４〜９に与える。メ
モリバスセレクタ４〜９は前記選択信号に応答してメモ
リ１０〜１５をシステムバス１７Ａ〜１７Ｃに選択的に
接続する。ＣＰＵ１〜３は並行してメモリ１０〜１５に
アクセスしてデータの処理をする。
Description
【０００１】
【発明の属する技術分野】本発明は、画像データ等のデ
ータを処理するデータ処理装置および方法に関する。
ータを処理するデータ処理装置および方法に関する。
【０００２】
【従来の技術】従来により、データ処理装置として、特
開平９−２２３１０３号公報に記載されているものが知
られている。この特開平９−２２３１０３号公報に記載
されている１つのデータ処理装置は、ＣＰＵのメモリへ
のアクセス中にはＤＭＡコントローラがバス待ち状態と
なり、ＤＭＡ転送中にはＣＰＵがバス待ち状態となるも
のである。
開平９−２２３１０３号公報に記載されているものが知
られている。この特開平９−２２３１０３号公報に記載
されている１つのデータ処理装置は、ＣＰＵのメモリへ
のアクセス中にはＤＭＡコントローラがバス待ち状態と
なり、ＤＭＡ転送中にはＣＰＵがバス待ち状態となるも
のである。
【０００３】特開平９−２２３１０３号公報に記載され
ている他のデータ処理装置は、複数のシステムバスを用
いてバス使用権を調停するバス調停回路を有し、システ
ムバスを使用したい時にバスリクエスト信号を出力し、
それに対する応答信号としてバスグラント信号によりバ
ス使用権を調停している。
ている他のデータ処理装置は、複数のシステムバスを用
いてバス使用権を調停するバス調停回路を有し、システ
ムバスを使用したい時にバスリクエスト信号を出力し、
それに対する応答信号としてバスグラント信号によりバ
ス使用権を調停している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
データ処理装置においては、第１のＣＰＵがメモリを使
用中に第２のＣＰＵがメモリにアクセスしようとしても
第１のメモリには第１のＣＰＵがアクセスしているため
第２のＣＰＵ２はバス待ちをしなければならないという
問題がある。
データ処理装置においては、第１のＣＰＵがメモリを使
用中に第２のＣＰＵがメモリにアクセスしようとしても
第１のメモリには第１のＣＰＵがアクセスしているため
第２のＣＰＵ２はバス待ちをしなければならないという
問題がある。
【０００５】また、従来のデータ処理装置においては、
各ＣＰＵが独立して動作するためにメモリのデータを管
理できないから、ＣＰＵごとにメモリのデータをアクセ
スした場合に第１のＣＰＵの知らない所で第２のＣＰＵ
がデータを書き換えてしまうという問題がある。
各ＣＰＵが独立して動作するためにメモリのデータを管
理できないから、ＣＰＵごとにメモリのデータをアクセ
スした場合に第１のＣＰＵの知らない所で第２のＣＰＵ
がデータを書き換えてしまうという問題がある。
【０００６】本発明の目的は、不要なバス待ちを無くし
てデータ処理の速度を向上させることができるデータ処
理装置および方法を提供することにある。
てデータ処理の速度を向上させることができるデータ処
理装置および方法を提供することにある。
【０００７】また、本発明の他の目的は、複数のＣＰＵ
がメモリ内のデータの処理状態を確認しながらデータの
処理を行うことができるデータ処理装置および方法を提
供することにある。
がメモリ内のデータの処理状態を確認しながらデータの
処理を行うことができるデータ処理装置および方法を提
供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、制御回路と、この制御回路
にパラレル入出力装置により接続されている複数のＣＰ
Ｕと、制御回路およびＣＰＵがそれぞれ接続されてる複
数のシステムバスと、複数のメモリと、これらのメモリ
をシステムバスに選択的に接続可能である複数のメモリ
バスセレクタとを有するデータ処理装置において、制御
回路はメモリをシステムバスに選択的に接続するための
複数の選択信号を発生してメモリバスセレクタに与え、
これらのメモリバスセレクタは選択信号に応答してメモ
リをシステムバスに選択的に接続し、ＣＰＵは並行して
メモリにアクセスしてデータの処理をすることを特徴と
する。
に、請求項１記載の発明は、制御回路と、この制御回路
にパラレル入出力装置により接続されている複数のＣＰ
Ｕと、制御回路およびＣＰＵがそれぞれ接続されてる複
数のシステムバスと、複数のメモリと、これらのメモリ
をシステムバスに選択的に接続可能である複数のメモリ
バスセレクタとを有するデータ処理装置において、制御
回路はメモリをシステムバスに選択的に接続するための
複数の選択信号を発生してメモリバスセレクタに与え、
これらのメモリバスセレクタは選択信号に応答してメモ
リをシステムバスに選択的に接続し、ＣＰＵは並行して
メモリにアクセスしてデータの処理をすることを特徴と
する。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、制御回路とＣＰＵは、シリアルインタフェ
ースまたはデュアルポートＲＡＭにより接続されている
ことを特徴とする。
明において、制御回路とＣＰＵは、シリアルインタフェ
ースまたはデュアルポートＲＡＭにより接続されている
ことを特徴とする。
【００１０】請求項３記載の発明は、１つのＣＰＵを有
する制御回路と、この制御回路のＣＰＵにパラレル入出
力装置により接続されている少なくとも１つのＣＰＵ
と、ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、複数のメモリと、これらのメモリをシステムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置において、制御回路はメモリをシ
ステムバスに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタに与え、これらのメモリバ
スセレクタは選択信号に応答してメモリをシステムバス
に選択的に接続し、ＣＰＵは並行してメモリにアクセス
してデータの処理をすることを特徴とする。
する制御回路と、この制御回路のＣＰＵにパラレル入出
力装置により接続されている少なくとも１つのＣＰＵ
と、ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、複数のメモリと、これらのメモリをシステムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置において、制御回路はメモリをシ
ステムバスに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタに与え、これらのメモリバ
スセレクタは選択信号に応答してメモリをシステムバス
に選択的に接続し、ＣＰＵは並行してメモリにアクセス
してデータの処理をすることを特徴とする。
【００１１】請求項４記載の発明は、請求項３記載の発
明において、ＣＰＵは、シリアルインタフェースまたは
デュアルポートＲＡＭにより接続されていることを特徴
とする。
明において、ＣＰＵは、シリアルインタフェースまたは
デュアルポートＲＡＭにより接続されていることを特徴
とする。
【００１２】請求項５記載の発明は、制御回路と、この
制御回路にパラレル入出力装置により接続されている複
数のＣＰＵと、制御回路およびＣＰＵがそれぞれ接続さ
れてる複数のシステムバスと、複数のメモリと、これら
のメモリをシステムバスに選択的に接続可能である複数
のメモリバスセレクタとを有するデータ処理装置のデー
タ処理方法において、制御回路がメモリをシステムバス
に選択的に接続するための複数の選択信号を発生してメ
モリバスセレクタに与えるステップと、メモリバスセレ
クタが選択信号に応答してメモリをシステムバスに選択
的に接続するステップと、ＣＰＵが並行してメモリにア
クセスしてデータの処理をするステップとを有すること
を特徴とする。
制御回路にパラレル入出力装置により接続されている複
数のＣＰＵと、制御回路およびＣＰＵがそれぞれ接続さ
れてる複数のシステムバスと、複数のメモリと、これら
のメモリをシステムバスに選択的に接続可能である複数
のメモリバスセレクタとを有するデータ処理装置のデー
タ処理方法において、制御回路がメモリをシステムバス
に選択的に接続するための複数の選択信号を発生してメ
モリバスセレクタに与えるステップと、メモリバスセレ
クタが選択信号に応答してメモリをシステムバスに選択
的に接続するステップと、ＣＰＵが並行してメモリにア
クセスしてデータの処理をするステップとを有すること
を特徴とする。
【００１３】請求項６記載の発明は、１つのＣＰＵを有
する制御回路と、この制御回路のＣＰＵにパラレル入出
力装置により接続されている少なくとも１つのＣＰＵ
と、ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、複数のメモリと、これらのメモリをシステムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置のデータ処理方法において、制御
回路がメモリをシステムバスに選択的に接続するための
複数の選択信号を発生してメモリバスセレクタに与える
ステップと、メモリバスセレクタが選択信号に応答して
メモリをシステムバスに選択的に接続するステップと、
ＣＰＵが並行してメモリにアクセスしてデータの処理を
するステップとを有することを特徴とする。
する制御回路と、この制御回路のＣＰＵにパラレル入出
力装置により接続されている少なくとも１つのＣＰＵ
と、ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、複数のメモリと、これらのメモリをシステムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置のデータ処理方法において、制御
回路がメモリをシステムバスに選択的に接続するための
複数の選択信号を発生してメモリバスセレクタに与える
ステップと、メモリバスセレクタが選択信号に応答して
メモリをシステムバスに選択的に接続するステップと、
ＣＰＵが並行してメモリにアクセスしてデータの処理を
するステップとを有することを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としてのデータ処理装置は、３つのＣ
ＰＵ１、２、３と６つのメモリバスセレクタ４、５、
６、７、８、９と６つのメモリ１０、１１、１２、１
３、１４、１５と制御回路１６と３つのシステムバス１
７Ａ、１７Ｂ、１７Ｃとを有している。ＣＰＵ１、２、
３は、それぞれシステムバス１７Ａ、１７Ｂ、１７Ｃに
接続されている。メモリバスセレクタ４、５、６、７、
８、９は、システムバス１７Ａ、１７Ｂ、１７Ｃの１つ
に選択的に接続される。メモリ１０、１１、１２、１
３、１４、１５は、メモリバスセレクタ４、５、６、
７、８、９にそれぞれメモリバス２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにより接続されている。制
御回路１６は、メモリバスセレクタ４、５、６、７、
８、９に通信バス１８により接続されている。また、制
御回路１６は、ＣＰＵ１、２、３に通信バス１９により
接続されている。
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施形態としてのデータ処理装置は、３つのＣ
ＰＵ１、２、３と６つのメモリバスセレクタ４、５、
６、７、８、９と６つのメモリ１０、１１、１２、１
３、１４、１５と制御回路１６と３つのシステムバス１
７Ａ、１７Ｂ、１７Ｃとを有している。ＣＰＵ１、２、
３は、それぞれシステムバス１７Ａ、１７Ｂ、１７Ｃに
接続されている。メモリバスセレクタ４、５、６、７、
８、９は、システムバス１７Ａ、１７Ｂ、１７Ｃの１つ
に選択的に接続される。メモリ１０、１１、１２、１
３、１４、１５は、メモリバスセレクタ４、５、６、
７、８、９にそれぞれメモリバス２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄ、２０Ｅ、２０Ｆにより接続されている。制
御回路１６は、メモリバスセレクタ４、５、６、７、
８、９に通信バス１８により接続されている。また、制
御回路１６は、ＣＰＵ１、２、３に通信バス１９により
接続されている。
【００１５】図２に示すように、制御回路１６は、ＣＰ
Ｕ２１とパラレル入出力装置２２、２３、２４とを有し
ている。ＣＰＵ２１は、パラレル入出力装置２２、２
３、２４にシステムバス２５により接続されている。パ
ラレル入出力装置２２、２３、２４は、ＣＰＵ１、２、
３に通信バス１９により接続されている。ＣＰＵ１、
２、３と制御回路１６内のＣＰＵ２１とは、パラレル入
出力装置２２、２３、２４を用いて、パラレルのデータ
の送受信を行う。制御回路１６は、メモリ１０、１１、
１２、１３、１４、１５をシステムバス１７Ａ、１７
Ｂ、１７Ｃに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタ４、５、６、７、８、９に
与える。これらのメモリバスセレクタ４、５、６、７、
８、９は、選択信号に応答してメモリ１０、１１、１
２、１３、１４、１５をシステムバス１７Ａ、１７Ｂ、
１７Ｃに選択的に接続する。ＣＰＵ１、２、３は、並行
してメモリ１０、１１、１２、１３、１４、１５のいず
れかにアクセスしてデータを読み出してデータの処理を
し、かつ、処理したデータをメモリ１０、１１、１２、
１３、１４、１５のいずれかにアクセスして書き込む。
Ｕ２１とパラレル入出力装置２２、２３、２４とを有し
ている。ＣＰＵ２１は、パラレル入出力装置２２、２
３、２４にシステムバス２５により接続されている。パ
ラレル入出力装置２２、２３、２４は、ＣＰＵ１、２、
３に通信バス１９により接続されている。ＣＰＵ１、
２、３と制御回路１６内のＣＰＵ２１とは、パラレル入
出力装置２２、２３、２４を用いて、パラレルのデータ
の送受信を行う。制御回路１６は、メモリ１０、１１、
１２、１３、１４、１５をシステムバス１７Ａ、１７
Ｂ、１７Ｃに選択的に接続するための複数の選択信号を
発生してメモリバスセレクタ４、５、６、７、８、９に
与える。これらのメモリバスセレクタ４、５、６、７、
８、９は、選択信号に応答してメモリ１０、１１、１
２、１３、１４、１５をシステムバス１７Ａ、１７Ｂ、
１７Ｃに選択的に接続する。ＣＰＵ１、２、３は、並行
してメモリ１０、１１、１２、１３、１４、１５のいず
れかにアクセスしてデータを読み出してデータの処理を
し、かつ、処理したデータをメモリ１０、１１、１２、
１３、１４、１５のいずれかにアクセスして書き込む。
【００１６】ＣＰＵ１、２、３と制御回路１６内のＣＰ
Ｕ２１とは、ＣＰＵ間の通信バス１９を用いてデータの
送受信を行い、データ処理フローに従って複数の選択信
号を発生してメモリバスセレクタ４、５、６、７、８、
９に与える。また、メモリバスセレクタ４、５、６、
７、８、９内のＣＰＵは、システムバス１７Ａ、１７
Ｂ、１７Ｃがメモリ１０、１１、１２、１３、１４、１
５のどれに接続されているのかの情報の管理と、メモリ
１０、１１、１２、１３、１４、１５内のデータ処理状
態の情報を管理している。このため、ＣＰＵ１、２、３
は、相互の通信によりメモリ１０、１１、１２、１３、
１４、１５内のデータ処理状態を確認して、次のデータ
処理を行う。なお、制御回路１６は、ＣＰＵ２１のみで
構成してもよく、また、他の回路で構成してもよい。
Ｕ２１とは、ＣＰＵ間の通信バス１９を用いてデータの
送受信を行い、データ処理フローに従って複数の選択信
号を発生してメモリバスセレクタ４、５、６、７、８、
９に与える。また、メモリバスセレクタ４、５、６、
７、８、９内のＣＰＵは、システムバス１７Ａ、１７
Ｂ、１７Ｃがメモリ１０、１１、１２、１３、１４、１
５のどれに接続されているのかの情報の管理と、メモリ
１０、１１、１２、１３、１４、１５内のデータ処理状
態の情報を管理している。このため、ＣＰＵ１、２、３
は、相互の通信によりメモリ１０、１１、１２、１３、
１４、１５内のデータ処理状態を確認して、次のデータ
処理を行う。なお、制御回路１６は、ＣＰＵ２１のみで
構成してもよく、また、他の回路で構成してもよい。
【００１７】次に、本発明の第２の実施形態を図３、図
４、図５および図６に基づいて詳細に説明する。図３に
示すように、本発明の第２の実施形態としてのデータ処
理装置は、２つのＣＰＵ３１、３２とパラレル入出装置
３３と４つのメモリバスセレクタ３５、３６、３７、３
８と６つのメモリ３９、４０、４０、４１、４２、４
３、４４と２つのシステムバス３４Ａ、３４Ｂとを有し
ている。ＣＰＵ３２とパラレル入出装置３３とは、制御
回路３０を構成している。なお、制御回路３０は、ＣＰ
Ｕ３２のみで構成してもよい。
４、図５および図６に基づいて詳細に説明する。図３に
示すように、本発明の第２の実施形態としてのデータ処
理装置は、２つのＣＰＵ３１、３２とパラレル入出装置
３３と４つのメモリバスセレクタ３５、３６、３７、３
８と６つのメモリ３９、４０、４０、４１、４２、４
３、４４と２つのシステムバス３４Ａ、３４Ｂとを有し
ている。ＣＰＵ３２とパラレル入出装置３３とは、制御
回路３０を構成している。なお、制御回路３０は、ＣＰ
Ｕ３２のみで構成してもよい。
【００１８】ＣＰＵ３１、３２は、パラレル入出装置３
３により接続されている。また、ＣＰＵ３１、３２は、
それぞれシステムバス３４Ａ、３４Ｂに接続されてい
る。ＣＰＵ３１およびメモリ３９は、システムバス３４
Ａに常時接続されており、ＣＰＵ３１はメモリ３９に常
時アクセス可能である。ＣＰＵ３２およびメモリ４４
は、システムバス３４Ｂに常時接続されており、ＣＰＵ
３２はメモリ４４に常時アクセス可能である。メモリバ
スセレクタ３５、３６、３７、３８は、システムバス３
４Ａ、３４Ｂの１つに選択的に接続される。メモリ４
０、４１、４２、４３は、メモリバスセレクタ３５、３
６、３７、３８にそれぞれメモリバスにより接続されて
いる。ＣＰＵ３２は、メモリバスセレクタ３５、３６、
３７、３８に通信バス４５により接続されている。
３により接続されている。また、ＣＰＵ３１、３２は、
それぞれシステムバス３４Ａ、３４Ｂに接続されてい
る。ＣＰＵ３１およびメモリ３９は、システムバス３４
Ａに常時接続されており、ＣＰＵ３１はメモリ３９に常
時アクセス可能である。ＣＰＵ３２およびメモリ４４
は、システムバス３４Ｂに常時接続されており、ＣＰＵ
３２はメモリ４４に常時アクセス可能である。メモリバ
スセレクタ３５、３６、３７、３８は、システムバス３
４Ａ、３４Ｂの１つに選択的に接続される。メモリ４
０、４１、４２、４３は、メモリバスセレクタ３５、３
６、３７、３８にそれぞれメモリバスにより接続されて
いる。ＣＰＵ３２は、メモリバスセレクタ３５、３６、
３７、３８に通信バス４５により接続されている。
【００１９】ＣＰＵ３２は、メモリ４０、４１、４２、
４３をシステムバス３４Ａ、３４Ｂに選択的に接続する
ための複数の選択信号を発生してメモリバスセレクタ３
５、３６、３７、３８に与える。これらのメモリバスセ
レクタ３５、３６、３７、３８は、選択信号に応答して
メモリ４０、４１、４２、４３をシステムバス３４Ａ、
３４Ｂに選択的に接続する。ＣＰＵ３１は、メモリ３９
に常時アクセス可能であり、メモリ４０、４１、４２、
４３に選択的にアクセス可能である。ＣＰＵ３２は、メ
モリ４４に常時アクセス可能であり、メモリ４０、４
１、４２、４３に選択的にアクセス可能である。ＣＰＵ
３１、３２は、並行してメモリのいずれかにアクセスし
てデータを読み出してデータの処理をし、かつ、処理し
たデータをメモリのいずれかにアクセスして書き込む。
４３をシステムバス３４Ａ、３４Ｂに選択的に接続する
ための複数の選択信号を発生してメモリバスセレクタ３
５、３６、３７、３８に与える。これらのメモリバスセ
レクタ３５、３６、３７、３８は、選択信号に応答して
メモリ４０、４１、４２、４３をシステムバス３４Ａ、
３４Ｂに選択的に接続する。ＣＰＵ３１は、メモリ３９
に常時アクセス可能であり、メモリ４０、４１、４２、
４３に選択的にアクセス可能である。ＣＰＵ３２は、メ
モリ４４に常時アクセス可能であり、メモリ４０、４
１、４２、４３に選択的にアクセス可能である。ＣＰＵ
３１、３２は、並行してメモリのいずれかにアクセスし
てデータを読み出してデータの処理をし、かつ、処理し
たデータをメモリのいずれかにアクセスして書き込む。
【００２０】ＣＰＵ３１は、画像入力装置４６と画像出
力装置４７にシステムバス３４Ａを介して接続されてい
る。ＣＰＵ３１は、画像入力装置４６から入力されたデ
ータをメモリ３９に蓄積する。また、ＣＰＵ３１は、メ
モリ３９に蓄積されたデータを画像出力装置４７へ出力
する。ＣＰＵ３１が画像入力装置４６から入力された画
像データをメモリ３９に蓄積した後にＣＰＵ３２がメモ
リ３９の画像データの画像処理を行う。ＣＰＵ３１を用
いても画像処理は行えるが、システムバス３４Ａの負荷
を軽減し処理を高速化するため、画像処理をＣＰＵ３２
で行う。まず、ＣＰＵ３１は、ＣＰＵ３２に対しパラレ
ル入出装置３３を介して、メモリ４０がシステムバス３
４Ａに接続されていることを確認するためコマンドを発
行し、ＣＰＵ３２からＣＰＵ３１に対しステータス応答
により通信バス４５の選択信号の選択論理を確認する。
力装置４７にシステムバス３４Ａを介して接続されてい
る。ＣＰＵ３１は、画像入力装置４６から入力されたデ
ータをメモリ３９に蓄積する。また、ＣＰＵ３１は、メ
モリ３９に蓄積されたデータを画像出力装置４７へ出力
する。ＣＰＵ３１が画像入力装置４６から入力された画
像データをメモリ３９に蓄積した後にＣＰＵ３２がメモ
リ３９の画像データの画像処理を行う。ＣＰＵ３１を用
いても画像処理は行えるが、システムバス３４Ａの負荷
を軽減し処理を高速化するため、画像処理をＣＰＵ３２
で行う。まず、ＣＰＵ３１は、ＣＰＵ３２に対しパラレ
ル入出装置３３を介して、メモリ４０がシステムバス３
４Ａに接続されていることを確認するためコマンドを発
行し、ＣＰＵ３２からＣＰＵ３１に対しステータス応答
により通信バス４５の選択信号の選択論理を確認する。
【００２１】メモリ３９に蓄積された画像データをシス
テムバス３４Ａを介してメモリ４０にＣＰＵ３１の制御
によりデータ転送を行う。その後、ＣＰＵ３１は、ＣＰ
Ｕ３２に対しパラレル入出装置３３を介して、データを
転送終了したことを通知する。ＣＰＵ３２は、メモリ４
０、４１をシステムバス３４Ｂに接続するように選択信
号を出力してメモリバスセレクタ３５、３６に与える。
ＣＰＵ３２は、メモリ４０の画像データをシステムバス
３４Ｂを介して受け取って画像処理を行い、画像処理後
のデータをメモリ４１に蓄積する。ＣＰＵ３２が画像処
理を行うのと同時に画像処理すべきデータをＣＰＵ３１
はメモリ３９からメモリ４２へデータ転送を行う。ＣＰ
Ｕ３２からＣＰＵ３１に対しパラレル入出装置３３を介
して画像処理終了ステータス信号を出力すると同時にＣ
ＰＵ３２はメモリ４０、４１をシステムバス３４Ａに接
続されるようにメモリバスセレクタ３５、３６に選択信
号を与える。ＣＰＵ３１は、ステータス信号を受け取っ
た後に、メモリ４１に蓄積された画像処理後のデータを
メモリ３９に転送を行う。また、ＣＰＵ３１は、次の画
像処理すべきデータをメモリ４０にメモリ３９から転送
する。この時に、先に述べたメモリ４２へのデータ転送
が完了し、ＣＰＵ３１からＣＰＵ３２に対しパラレル入
出装置３３を介して画像転送終了コマンドを発行してい
れば、メモリ４２、４３はシステムバス３４Ｂに接続さ
れ、ＣＰＵ３２はメモリ４２のデータを読み出して画像
処理を行いメモリ４３に画像処理後のデータを蓄積す
る。このようにして、画像処理部分をＣＰＵ３２が画像
データの入力出力制御をＣＰＵ３１が制御を行って画像
データ処理を行う。なお、ＣＰＵ３２は、画像処理を行
う際にメモリ４４を画像処理演算用メモリとして使用す
る。
テムバス３４Ａを介してメモリ４０にＣＰＵ３１の制御
によりデータ転送を行う。その後、ＣＰＵ３１は、ＣＰ
Ｕ３２に対しパラレル入出装置３３を介して、データを
転送終了したことを通知する。ＣＰＵ３２は、メモリ４
０、４１をシステムバス３４Ｂに接続するように選択信
号を出力してメモリバスセレクタ３５、３６に与える。
ＣＰＵ３２は、メモリ４０の画像データをシステムバス
３４Ｂを介して受け取って画像処理を行い、画像処理後
のデータをメモリ４１に蓄積する。ＣＰＵ３２が画像処
理を行うのと同時に画像処理すべきデータをＣＰＵ３１
はメモリ３９からメモリ４２へデータ転送を行う。ＣＰ
Ｕ３２からＣＰＵ３１に対しパラレル入出装置３３を介
して画像処理終了ステータス信号を出力すると同時にＣ
ＰＵ３２はメモリ４０、４１をシステムバス３４Ａに接
続されるようにメモリバスセレクタ３５、３６に選択信
号を与える。ＣＰＵ３１は、ステータス信号を受け取っ
た後に、メモリ４１に蓄積された画像処理後のデータを
メモリ３９に転送を行う。また、ＣＰＵ３１は、次の画
像処理すべきデータをメモリ４０にメモリ３９から転送
する。この時に、先に述べたメモリ４２へのデータ転送
が完了し、ＣＰＵ３１からＣＰＵ３２に対しパラレル入
出装置３３を介して画像転送終了コマンドを発行してい
れば、メモリ４２、４３はシステムバス３４Ｂに接続さ
れ、ＣＰＵ３２はメモリ４２のデータを読み出して画像
処理を行いメモリ４３に画像処理後のデータを蓄積す
る。このようにして、画像処理部分をＣＰＵ３２が画像
データの入力出力制御をＣＰＵ３１が制御を行って画像
データ処理を行う。なお、ＣＰＵ３２は、画像処理を行
う際にメモリ４４を画像処理演算用メモリとして使用す
る。
【００２２】次に、図３のデータ処理装置のデータ転送
およびメモリバスセレクタ３５〜３８の切り替えシーケ
ンスが図４に示されている。上述したように、画像処理
するデータをＣＰＵ３２に接続されるシステムバス４２
Ｂ側に切り替えて画像処理を行う。このシーケンス通り
にＣＰＵ３１とＣＰＵ３２を制御することにより、ＣＰ
Ｕ３１、３２がバス待ちをすることなく並行してメモリ
にアクセスしてデータを読み出して処理し、処理後のデ
ータをメモリに書き込むことができる。
およびメモリバスセレクタ３５〜３８の切り替えシーケ
ンスが図４に示されている。上述したように、画像処理
するデータをＣＰＵ３２に接続されるシステムバス４２
Ｂ側に切り替えて画像処理を行う。このシーケンス通り
にＣＰＵ３１とＣＰＵ３２を制御することにより、ＣＰ
Ｕ３１、３２がバス待ちをすることなく並行してメモリ
にアクセスしてデータを読み出して処理し、処理後のデ
ータをメモリに書き込むことができる。
【００２３】次に、図３のデータ処理装置の画像データ
の流れを図５に基づいて説明する。画像処理を行う際に
は、ＣＰＵ３１からＣＰＵ３２に対し画像処理要求コマ
ンド５１を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し
て応答ステータス５２を返す。ＣＰＵ３１は、メモリ３
９の画像データをメモリ４０に転送する。メモリ３９の
画像データのメモリ４０への転送が完了すると、ＣＰＵ
３１はＣＰＵ３２に対しメモリ４０への書き込み完了通
知５４を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し応
答ステータス５５を返すと同時にメモリ４０、４１をシ
ステムバス３４Ｂに接続する。ＣＰＵ３２は、メモリ４
０のデータを読み出してデータ対し画像処理演算を行
い、画像処理後のデータをメモリ４１に書き込む。ＣＰ
Ｕ３２が画像処理を行っている間に、ＣＰＵ３１はメモ
リ４２に次の画像処理を行うデータをメモリ３９から転
送する。ＣＰＵ３２が画像データの処理を終了すると、
画像処理完了通知５８をＣＰＵ３１に通知するのと同時
にメモリ４０、４１をシステムバス３４Ａに接続する。
ＣＰＵ３１は、画像処理後のデータをメモリ４１からメ
モリ３９に転送する。ＣＰＵ３２がメモリ４２へのデー
タ転送を完了すると、ＣＰＵ３２３に対しメモリ４２へ
の書き込み完了通知６０を発行する。ＣＰＵ３２は、書
き込み完了通知６０に対する応答ステータス６１を返す
と同時にメモリ４２、４３をシステムバス３４Ｂに接続
し、メモリ４２のデータの画像処理を行い、メモリ４３
に画像処理後のデータを書き込む。
の流れを図５に基づいて説明する。画像処理を行う際に
は、ＣＰＵ３１からＣＰＵ３２に対し画像処理要求コマ
ンド５１を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し
て応答ステータス５２を返す。ＣＰＵ３１は、メモリ３
９の画像データをメモリ４０に転送する。メモリ３９の
画像データのメモリ４０への転送が完了すると、ＣＰＵ
３１はＣＰＵ３２に対しメモリ４０への書き込み完了通
知５４を発行する。ＣＰＵ３２は、ＣＰＵ３１に対し応
答ステータス５５を返すと同時にメモリ４０、４１をシ
ステムバス３４Ｂに接続する。ＣＰＵ３２は、メモリ４
０のデータを読み出してデータ対し画像処理演算を行
い、画像処理後のデータをメモリ４１に書き込む。ＣＰ
Ｕ３２が画像処理を行っている間に、ＣＰＵ３１はメモ
リ４２に次の画像処理を行うデータをメモリ３９から転
送する。ＣＰＵ３２が画像データの処理を終了すると、
画像処理完了通知５８をＣＰＵ３１に通知するのと同時
にメモリ４０、４１をシステムバス３４Ａに接続する。
ＣＰＵ３１は、画像処理後のデータをメモリ４１からメ
モリ３９に転送する。ＣＰＵ３２がメモリ４２へのデー
タ転送を完了すると、ＣＰＵ３２３に対しメモリ４２へ
の書き込み完了通知６０を発行する。ＣＰＵ３２は、書
き込み完了通知６０に対する応答ステータス６１を返す
と同時にメモリ４２、４３をシステムバス３４Ｂに接続
し、メモリ４２のデータの画像処理を行い、メモリ４３
に画像処理後のデータを書き込む。
【００２４】次に、メモリバスセレクタ３５を図６に基
づいて説明する。メモリバスセレクタ３５は、選択信号
７６を受けるアドレスセレクタ７７とデータセレクタ７
８とＲＤ信号セレクタ７９とＷＲ信号セレクタ８０とＣ
Ｓ（チップセレクト）信号セレクタ８１とを有してい
る。アドレスセレクタ７７は、システムバス３４Ａのア
ドレスバス７１Ａとシステムバス３４Ｂのアドレスバス
７１Ｂに選択的に接続される。また、アドレスセレクタ
７７は、アドレスバス７１Ｍに接続されている。データ
セレクタ７８は、システムバス３４Ａのデータバス７２
Ａおよびシステムバス３４Ｂのデータバス７２Ｂに選択
的に接続される。また、データセレクタ７８は、データ
バス７２Ｍに接続されている。ＲＤ信号セレクタ７９
は、システムバス３４ＡのＲＤ信号バス７３Ａとシステ
ムバス３４ＢのＲＤ信号バス７３Ｂに選択的に接続され
る。また、ＲＤ信号セレクタ７９はＲＤ信号バス７３Ｍ
に接続されている。ＷＲ信号セレクタ８０は、システム
バス３４ＡのＷＲ信号バス７４Ａおよびシステムバス３
４ＢのＷＲ信号バス７４Ｂに選択的に接続される。ま
た、ＷＲ信号セレクタ８０は、ＷＲ信号バス７４Ｍに接
続されている。ＣＳ信号セレクタ８１は、システムバス
３４ＡのＣＳ信号７５Ａおよびシステムバス３４ＢのＣ
Ｓ信号バス７５Ｂに選択的に接続される。また、ＣＳ信
号セレクタ８１は、ＣＳ信号バス７５Ｍに接続されてい
る。アドレスバス７１Ｍとデータバス７２ＭとＲＤ信号
バス７３ＭとＷＲ信号バス７４ＭおよびＣＳ信号バス７
５Ｍは、メモリに接続されている。
づいて説明する。メモリバスセレクタ３５は、選択信号
７６を受けるアドレスセレクタ７７とデータセレクタ７
８とＲＤ信号セレクタ７９とＷＲ信号セレクタ８０とＣ
Ｓ（チップセレクト）信号セレクタ８１とを有してい
る。アドレスセレクタ７７は、システムバス３４Ａのア
ドレスバス７１Ａとシステムバス３４Ｂのアドレスバス
７１Ｂに選択的に接続される。また、アドレスセレクタ
７７は、アドレスバス７１Ｍに接続されている。データ
セレクタ７８は、システムバス３４Ａのデータバス７２
Ａおよびシステムバス３４Ｂのデータバス７２Ｂに選択
的に接続される。また、データセレクタ７８は、データ
バス７２Ｍに接続されている。ＲＤ信号セレクタ７９
は、システムバス３４ＡのＲＤ信号バス７３Ａとシステ
ムバス３４ＢのＲＤ信号バス７３Ｂに選択的に接続され
る。また、ＲＤ信号セレクタ７９はＲＤ信号バス７３Ｍ
に接続されている。ＷＲ信号セレクタ８０は、システム
バス３４ＡのＷＲ信号バス７４Ａおよびシステムバス３
４ＢのＷＲ信号バス７４Ｂに選択的に接続される。ま
た、ＷＲ信号セレクタ８０は、ＷＲ信号バス７４Ｍに接
続されている。ＣＳ信号セレクタ８１は、システムバス
３４ＡのＣＳ信号７５Ａおよびシステムバス３４ＢのＣ
Ｓ信号バス７５Ｂに選択的に接続される。また、ＣＳ信
号セレクタ８１は、ＣＳ信号バス７５Ｍに接続されてい
る。アドレスバス７１Ｍとデータバス７２ＭとＲＤ信号
バス７３ＭとＷＲ信号バス７４ＭおよびＣＳ信号バス７
５Ｍは、メモリに接続されている。
【００２５】アドレスセレクタ７７は、選択信号７６に
応答してシステムバス３４Ａのアドレスおよびシステム
バス３４Ｂのアドレスの１つを選択する。データセレク
タ７８は、選択信号７６に応答してシステムバス３４Ａ
のデータおよびシステムバス３４Ｂのデータの１つを選
択する。ＲＤ信号セレクタ７９は、選択信号７６に応答
してシステムバス３４ＡのＲＤ信号およびシステムバス
３４ＢのＲＤ信号の１つをを選択する。ＷＲ信号セレク
タ８０は、選択信号７６に応答してシステムバス３４Ａ
のＷＲ信号およびシステムバス３４ＢのＷＲ信号の１つ
を選択する。ＣＳ信号セレクタ８１は、選択信号７６に
応答してシステムバス３４ＡのＣＳ信号およびシステム
バス３４ＢのＣＳ信号の１つを選択する。
応答してシステムバス３４Ａのアドレスおよびシステム
バス３４Ｂのアドレスの１つを選択する。データセレク
タ７８は、選択信号７６に応答してシステムバス３４Ａ
のデータおよびシステムバス３４Ｂのデータの１つを選
択する。ＲＤ信号セレクタ７９は、選択信号７６に応答
してシステムバス３４ＡのＲＤ信号およびシステムバス
３４ＢのＲＤ信号の１つをを選択する。ＷＲ信号セレク
タ８０は、選択信号７６に応答してシステムバス３４Ａ
のＷＲ信号およびシステムバス３４ＢのＷＲ信号の１つ
を選択する。ＣＳ信号セレクタ８１は、選択信号７６に
応答してシステムバス３４ＡのＣＳ信号およびシステム
バス３４ＢのＣＳ信号の１つを選択する。
【００２６】メモリへ出力するアドレスバス７１Ｍは、
アドレスセレクタ７７により選択されたアドレスを出力
する。データバス７２Ｍは、データセレクタ７８により
選択されたデータを出力する。ＲＤ信号バス７３Ｍは、
ＲＤ信号セレクタ７９により選択されたＲＤ信号を出力
する。ＷＲ信号７４Ｍは、ＷＲ信号セレクタ８０により
選択されたＷＲ信号を出力する。ＣＳ信号７５Ｍは、Ｃ
Ｓ信号セレクタ８１により選択されたＣＳ信号を出力す
る。他のメモリバスセレクタ３６〜３８も、メモリバス
セレクタ３５と同じである。
アドレスセレクタ７７により選択されたアドレスを出力
する。データバス７２Ｍは、データセレクタ７８により
選択されたデータを出力する。ＲＤ信号バス７３Ｍは、
ＲＤ信号セレクタ７９により選択されたＲＤ信号を出力
する。ＷＲ信号７４Ｍは、ＷＲ信号セレクタ８０により
選択されたＷＲ信号を出力する。ＣＳ信号７５Ｍは、Ｃ
Ｓ信号セレクタ８１により選択されたＣＳ信号を出力す
る。他のメモリバスセレクタ３６〜３８も、メモリバス
セレクタ３５と同じである。
【００２７】上記実施形態においては、複数のＣＰＵと
メモリ制御回路のＣＰＵとの間でＣＰＵ間の通信を行
い、データ処理フローに従ってメモリバスセレクタの切
り替えを行う。また、上記実施形態においては、メモリ
バスセレクタ内のＣＰＵには、システムバスがどのメモ
リに接続されているのかの情報の管理と、メモリ内のデ
ータ処理状態の情報を管理しているため、ＣＰＵ間の通
信によりメモリ内のデータ処理状態を確認して、次のデ
ータ処理を行う。
メモリ制御回路のＣＰＵとの間でＣＰＵ間の通信を行
い、データ処理フローに従ってメモリバスセレクタの切
り替えを行う。また、上記実施形態においては、メモリ
バスセレクタ内のＣＰＵには、システムバスがどのメモ
リに接続されているのかの情報の管理と、メモリ内のデ
ータ処理状態の情報を管理しているため、ＣＰＵ間の通
信によりメモリ内のデータ処理状態を確認して、次のデ
ータ処理を行う。
【００２８】なお、本発明の上記実施形態において、制
御回路を複数のＣＰＵの中に機能として入れ込んでもよ
い。また、本発明の上記実施形態において、ＣＰＵ間の
通信にパラレル入出力装置を用いているが、ＣＰＵ間の
通信にシリアルインタフェースおよびデュアルポートＲ
ＡＭを用いてもよい。
御回路を複数のＣＰＵの中に機能として入れ込んでもよ
い。また、本発明の上記実施形態において、ＣＰＵ間の
通信にパラレル入出力装置を用いているが、ＣＰＵ間の
通信にシリアルインタフェースおよびデュアルポートＲ
ＡＭを用いてもよい。
【００２９】
【発明の効果】本発明は、複数のＣＰＵが並行して複数
のメモリにアクセスしてデータの処理をすることができ
るから、不要なバス待ちを無くしてデータの処理の速度
を向上させることができる。
のメモリにアクセスしてデータの処理をすることができ
るから、不要なバス待ちを無くしてデータの処理の速度
を向上させることができる。
【００３０】また、本発明は、複数のＣＰＵがメモリ内
のデータの処理状態を確認しながらデータの処理を行う
ことができる。
のデータの処理状態を確認しながらデータの処理を行う
ことができる。
【図１】本発明の第１の実施形態としてのデータ処理装
置を示すブロック図である。
置を示すブロック図である。
【図２】図１のデータ処理装置の制御回路を示すブロッ
ク図である。
ク図である。
【図３】本発明の第２の実施形態としてのデータ処理装
置を示すブロック図である。
置を示すブロック図である。
【図４】図３のデータ処理装置のメモリバスセレクタの
動作および画像データの流れの例を説明するための図で
ある。
動作および画像データの流れの例を説明するための図で
ある。
【図５】図３のデータ処理装置の動作およびデータの流
れの例を説明するためのシーケンス図である。
れの例を説明するためのシーケンス図である。
【図６】図３のデータ処理装置のメモリバスセレクタを
示すブロック図である。
示すブロック図である。
１、２、３、２１、３１、３２ ＣＰＵ ４、５、６、７、８、９、３５、３６、３７、３８ メ
モリバスセレクタ １０、１１、１２、１３、１４、１５、３９、４０、４
１、４２、４３、４４ メモリ １６、３０ 制御回路 １７Ａ、１７Ｂ、１７Ｃ、２５、３４Ａ、３４Ｂ シス
テムバス １８、４５ 通信バス １９、２６ 通信バス ２２、２３、２４、３３ パラレル入出力装置 ４６ 画像入力装置 ４７ 画像出力装置
モリバスセレクタ １０、１１、１２、１３、１４、１５、３９、４０、４
１、４２、４３、４４ メモリ １６、３０ 制御回路 １７Ａ、１７Ｂ、１７Ｃ、２５、３４Ａ、３４Ｂ シス
テムバス １８、４５ 通信バス １９、２６ 通信バス ２２、２３、２４、３３ パラレル入出力装置 ４６ 画像入力装置 ４７ 画像出力装置
Claims (6)
- 【請求項１】 制御回路と、この制御回路にパラレル入
出力装置により接続されている複数のＣＰＵと、 前記制御回路および前記ＣＰＵがそれぞれ接続されてる
複数のシステムバスと、 複数のメモリと、これらのメモリを前記システムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置において、 前記制御回路は前記メモリを前記システムバスに選択的
に接続するための複数の選択信号を発生して前記メモリ
バスセレクタに与え、これらのメモリバスセレクタは前
記選択信号に応答して前記メモリを前記システムバスに
選択的に接続し、 前記ＣＰＵは並行して前記メモリにアクセスしてデータ
の処理をすることを特徴とするデータ処理装置。 - 【請求項２】 請求項１に記載のデータ処理装置におい
て、 前記制御回路と前記ＣＰＵは、シリアルインタフェース
またはデュアルポートＲＡＭにより接続されていること
を特徴とするデータ処理装置。 - 【請求項３】 １つのＣＰＵを有する制御回路と、この
制御回路の前記ＣＰＵにパラレル入出力装置により接続
されている少なくとも１つのＣＰＵと、 前記ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、 複数のメモリと、これらのメモリを前記システムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置において、 前記制御回路は前記メモリを前記システムバスに選択的
に接続するための複数の選択信号を発生して前記メモリ
バスセレクタに与え、これらのメモリバスセレクタは前
記選択信号に応答して前記メモリを前記システムバスに
選択的に接続し、 前記ＣＰＵは並行して前記メモリにアクセスしてデータ
の処理をすることを特徴とするデータ処理装置。 - 【請求項４】 請求項３に記載のデータ処理装置におい
て、 前記ＣＰＵは、シリアルインタフェースまたはデュアル
ポートＲＡＭにより接続されていることを特徴とするデ
ータ処理装置。 - 【請求項５】 制御回路と、この制御回路にパラレル入
出力装置により接続されている複数のＣＰＵと、 前記制御回路および前記ＣＰＵがそれぞれ接続されてる
複数のシステムバスと、 複数のメモリと、これらのメモリを前記システムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置のデータ処理方法において、 前記制御回路が前記メモリを前記システムバスに選択的
に接続するための複数の選択信号を発生して前記メモリ
バスセレクタに与えるステップと、 前記メモリバスセレクタが前記選択信号に応答して前記
メモリを前記システムバスに選択的に接続するステップ
と、 前記ＣＰＵが並行して前記メモリにアクセスしてデータ
の処理をするステップとを有することを特徴とするデー
タ処理方法。 - 【請求項６】 １つのＣＰＵを有する制御回路と、この
制御回路の前記ＣＰＵにパラレル入出力装置により接続
されている少なくとも１つのＣＰＵと、 前記ＣＰＵがそれぞれ接続されてる複数のシステムバス
と、 複数のメモリと、これらのメモリを前記システムバスに
選択的に接続可能である複数のメモリバスセレクタとを
有するデータ処理装置のデータ処理方法において、 前記制御回路が前記メモリを前記システムバスに選択的
に接続するための複数の選択信号を発生して前記メモリ
バスセレクタに与えるステップと、 前記メモリバスセレクタが前記選択信号に応答して前記
メモリを前記システムバスに選択的に接続するステップ
と、 前記ＣＰＵが並行して前記メモリにアクセスしてデータ
の処理をするステップとを有することを特徴とするデー
タ処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00755799A JP3419334B2 (ja) | 1999-01-14 | 1999-01-14 | データ処理装置および方法 |
| US09/481,865 US6523077B1 (en) | 1999-01-14 | 2000-01-12 | Data processing apparatus and data processing method accessing a plurality of memories in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00755799A JP3419334B2 (ja) | 1999-01-14 | 1999-01-14 | データ処理装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000207348A true JP2000207348A (ja) | 2000-07-28 |
| JP3419334B2 JP3419334B2 (ja) | 2003-06-23 |
Family
ID=11669116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00755799A Expired - Fee Related JP3419334B2 (ja) | 1999-01-14 | 1999-01-14 | データ処理装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6523077B1 (ja) |
| JP (1) | JP3419334B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US9575914B2 (en) | 2014-05-20 | 2017-02-21 | Fujitsu Limited | Information processing apparatus and bus control method |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040029254A (ko) * | 2002-09-30 | 2004-04-06 | 마츠시타 덴끼 산교 가부시키가이샤 | 자원관리장치 |
| JP2005107873A (ja) * | 2003-09-30 | 2005-04-21 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| KR20070009593A (ko) * | 2004-04-01 | 2007-01-18 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 장치 및 이것을 이용한 휴대 전화 |
| US7555682B2 (en) * | 2005-05-13 | 2009-06-30 | Texas Instruments Incorporated | Distributed width trace receiver |
| DE102006055512A1 (de) * | 2006-05-24 | 2007-11-29 | Robert Bosch Gmbh | Mehrprozessor-Gateway |
| US7917684B2 (en) | 2008-11-05 | 2011-03-29 | Micron Technology, Inc. | Bus translator |
| US20100312934A1 (en) * | 2009-06-05 | 2010-12-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Method for Multi-Protocol Bus Communications |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169851A (ja) | 1986-01-22 | 1987-07-27 | Daiseru Hiyurusu Kk | ポリアミド樹脂組成物 |
| JPS6371760A (ja) | 1986-09-12 | 1988-04-01 | Fuji Xerox Co Ltd | メモリシステム |
| JPH03163671A (ja) | 1989-11-22 | 1991-07-15 | Fujitsu Ltd | 画像処理装置 |
| JPH03176754A (ja) | 1989-12-06 | 1991-07-31 | Toshiba Corp | マルチプロセッサシステム |
| JP3260456B2 (ja) | 1992-12-25 | 2002-02-25 | 株式会社日立製作所 | コンピュータシステムおよびそれに適した集積回路並びに要求選択回路 |
| JPH05233521A (ja) | 1992-02-24 | 1993-09-10 | Matsushita Electric Ind Co Ltd | プロセッサー結合装置 |
| US5586264A (en) * | 1994-09-08 | 1996-12-17 | Ibm Corporation | Video optimized media streamer with cache management |
| CA2153445C (en) * | 1994-09-08 | 2002-05-21 | Ashok Raj Saxena | Video optimized media streamer user interface |
| US5687393A (en) | 1995-06-07 | 1997-11-11 | International Business Machines Corporation | System for controlling responses to requests over a data bus between a plurality of master controllers and a slave storage controller by inserting control characters |
| JPH09223103A (ja) | 1996-02-15 | 1997-08-26 | Ricoh Co Ltd | 情報処理システム |
| US5911149A (en) | 1996-11-01 | 1999-06-08 | Nec Electronics Inc. | Apparatus and method for implementing a programmable shared memory with dual bus architecture |
| US5943287A (en) * | 1998-03-31 | 1999-08-24 | Emc Corporation | Fault tolerant memory system |
| US6389494B1 (en) * | 1998-12-30 | 2002-05-14 | Emc Corporation | System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data |
-
1999
- 1999-01-14 JP JP00755799A patent/JP3419334B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-12 US US09/481,865 patent/US6523077B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| US7533196B2 (en) | 2002-08-07 | 2009-05-12 | Panasonic Corporation | Semiconductor integrated circuit device |
| US9575914B2 (en) | 2014-05-20 | 2017-02-21 | Fujitsu Limited | Information processing apparatus and bus control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3419334B2 (ja) | 2003-06-23 |
| US6523077B1 (en) | 2003-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4494193A (en) | Deadlock detection and resolution scheme | |
| US6014729A (en) | Shared memory arbitration apparatus and method | |
| JP4322451B2 (ja) | Ｄｓｐメモリ間あるいはｄｓｐメモリとｃｐｕ用メモリ（ｄｐｒａｍ）間データ転送方式 | |
| EP0801352B1 (en) | Data processing system | |
| US20060090024A1 (en) | Bus controller | |
| JP2000207348A (ja) | デ―タ処理装置および方法 | |
| JP3466214B2 (ja) | 情報処理装置 | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JPH07295947A (ja) | データ転送管理装置及び方法 | |
| JPH0553902A (ja) | メモリ制御回路 | |
| JPH09223103A (ja) | 情報処理システム | |
| JPH08278939A (ja) | データ転送方法及びデータ転送装置 | |
| JP2962767B2 (ja) | Ｄｍａ装置のメモリアクセス方式 | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH01175056A (ja) | プログラム転送方式 | |
| JPH0535693A (ja) | データ転送装置 | |
| JP2000250712A (ja) | ディスクアレイ制御装置 | |
| JPH10341257A (ja) | パケット処理装置 | |
| JPS59201153A (ja) | スタンドアロン型画像処理システムのホスト接続方式 | |
| JPH07319840A (ja) | マルチｃｐｕ装置 | |
| JPH01133444A (ja) | システムバス制御装置 | |
| JPH06110824A (ja) | バスブリッジ装置 | |
| JPH05158859A (ja) | 情報処理装置 | |
| JPS63279359A (ja) | マルチｃｐｕのデ−タ受け渡し装置 | |
| JPH0652101A (ja) | データバッファ用マルチポートメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030318 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |