JPH07295947A - データ転送管理装置及び方法 - Google Patents
データ転送管理装置及び方法Info
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- JPH07295947A JPH07295947A JP7039277A JP3927795A JPH07295947A JP H07295947 A JPH07295947 A JP H07295947A JP 7039277 A JP7039277 A JP 7039277A JP 3927795 A JP3927795 A JP 3927795A JP H07295947 A JPH07295947 A JP H07295947A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Abstract
(57)【要約】
【目的】 プロセッサが他のプロセッサにデータを転送
するときでも、アプリケーションの処理を継続できるよ
うにする。 【構成】 インタフェース回路３０を要求側プロセッサ
と応答側プロセッサの間に設ける。インタフェース回路
３０は、要求側プロセッサからデータ転送要求（Ｗ／
Ｒ）信号を受けると要求信号を受け取ったことを要求側
プロセッサに転送確認（ＴＡ）信号により知らせるの
で、要求側プロセッサは要求した転送処理の終了を待た
ずに他の処理を継続して実行することができる。インタ
フェース回路３０は、応答側プロセッサ・バス２２を調
停し、応答側プロセッサとインタフェース回路間のデー
タ転送を完了する。この転送が完了した時点で、インタ
フェース回路３０は要求側のプロセッサに割り込み（Ｉ
ＲＱ）信号で新たな要求の準備ができたことを教え、新
たな要求信号を受けるとインタフェース回路３０は要求
側プロセッサで前回に要求した処理を履行する。
するときでも、アプリケーションの処理を継続できるよ
うにする。 【構成】 インタフェース回路３０を要求側プロセッサ
と応答側プロセッサの間に設ける。インタフェース回路
３０は、要求側プロセッサからデータ転送要求（Ｗ／
Ｒ）信号を受けると要求信号を受け取ったことを要求側
プロセッサに転送確認（ＴＡ）信号により知らせるの
で、要求側プロセッサは要求した転送処理の終了を待た
ずに他の処理を継続して実行することができる。インタ
フェース回路３０は、応答側プロセッサ・バス２２を調
停し、応答側プロセッサとインタフェース回路間のデー
タ転送を完了する。この転送が完了した時点で、インタ
フェース回路３０は要求側のプロセッサに割り込み（Ｉ
ＲＱ）信号で新たな要求の準備ができたことを教え、新
たな要求信号を受けるとインタフェース回路３０は要求
側プロセッサで前回に要求した処理を履行する。
Description
【０００１】
【産業上の利用分野】本発明は、データ・プロセッサ間
でのデータ転送の管理に関し、両プロセッサのスループ
ット（処理高）を全体として向上させるデータ転送管理
装置及び方法に関する。
でのデータ転送の管理に関し、両プロセッサのスループ
ット（処理高）を全体として向上させるデータ転送管理
装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】データ
・プロセッサ（処理装置）は夫々専用のバスを有する
が、データをあるデータ・プロセッサから他へと転送す
る場合において、応答側のデータ・プロセッサのバスを
要求側のデータ・プロセッサですぐに利用可能になると
は限らないので、バス中での転送の遅延量を予想するこ
とはできない。この問題は、２つのプロセッサが非同期
で動作しているときには重大であり、さらに異なるクロ
ック速度で動作している場合に至っては非常に深刻であ
る。大量のデータを転送する場合には、応答側のデータ
・プロセッサが有効になるのを待ち、要求側のデータ・
プロセッサが処理を停止した状態にあるといったことが
増加することになる。
・プロセッサ（処理装置）は夫々専用のバスを有する
が、データをあるデータ・プロセッサから他へと転送す
る場合において、応答側のデータ・プロセッサのバスを
要求側のデータ・プロセッサですぐに利用可能になると
は限らないので、バス中での転送の遅延量を予想するこ
とはできない。この問題は、２つのプロセッサが非同期
で動作しているときには重大であり、さらに異なるクロ
ック速度で動作している場合に至っては非常に深刻であ
る。大量のデータを転送する場合には、応答側のデータ
・プロセッサが有効になるのを待ち、要求側のデータ・
プロセッサが処理を停止した状態にあるといったことが
増加することになる。
【０００３】そこで本発明の目的は、データ転送時にお
いてもプロセッサのデータ処理停止期間を減らし、スル
ープットを向上させるデータ転送管理装置及び方法を提
供することである。
いてもプロセッサのデータ処理停止期間を減らし、スル
ープットを向上させるデータ転送管理装置及び方法を提
供することである。
【０００４】
【課題を解決するための手段】本発明は、プロセッサ間
にインタフェース回路を設けてデータ転送を管理する。
インタフェース回路は、要求側のプロセッサからデータ
転送要求信号を受けると要求信号を受け取ったことを要
求側プロセッサに知らせるので、要求側プロセッサは要
求した転送処理の終了を待たずに他の処理を継続して実
行することができる。インタフェース回路は、応答側プ
ロセッサのバスを調停し、応答側のプロセッサとインタ
フェース回路間のデータ転送を完了する。この転送が完
了した時点で、インタフェース回路は要求側のプロセッ
サに新たな要求の準備ができたことを教え、新たな要求
信号を受けるとインタフェース回路は要求側プロセッサ
で前回に要求した処理を履行する。
にインタフェース回路を設けてデータ転送を管理する。
インタフェース回路は、要求側のプロセッサからデータ
転送要求信号を受けると要求信号を受け取ったことを要
求側プロセッサに知らせるので、要求側プロセッサは要
求した転送処理の終了を待たずに他の処理を継続して実
行することができる。インタフェース回路は、応答側プ
ロセッサのバスを調停し、応答側のプロセッサとインタ
フェース回路間のデータ転送を完了する。この転送が完
了した時点で、インタフェース回路は要求側のプロセッ
サに新たな要求の準備ができたことを教え、新たな要求
信号を受けるとインタフェース回路は要求側プロセッサ
で前回に要求した処理を履行する。
【０００５】
【実施例】図２は、本発明によるデータ転送管理装置を
用いたシステムのブロック図である。第１プロセッサ１
０は専用の第１バス１２を有し、プログラム・アプリケ
ーションの第１集合を実行する。第２プロセッサ２０は
専用の第２バス２２を有し、プログラム・アプリケーシ
ョンの第２集合を実行する。インタフェース回路３０
は、バス１２及び２２を接続する。第１バスを構成する
アドレス、データ及び制御信号線はインタフェース回路
３０の一端に接続され、第２バスを構成するアドレス、
データ及び制御信号線はインタフェース回路３０の他端
に接続される。
用いたシステムのブロック図である。第１プロセッサ１
０は専用の第１バス１２を有し、プログラム・アプリケ
ーションの第１集合を実行する。第２プロセッサ２０は
専用の第２バス２２を有し、プログラム・アプリケーシ
ョンの第２集合を実行する。インタフェース回路３０
は、バス１２及び２２を接続する。第１バスを構成する
アドレス、データ及び制御信号線はインタフェース回路
３０の一端に接続され、第２バスを構成するアドレス、
データ及び制御信号線はインタフェース回路３０の他端
に接続される。
【０００６】図１は、図２に示した本発明に適したイン
タフェース回路３０のブロック図である。アドレス・バ
ッファ３２は、バス１２及び２２のアドレス信号線の間
に接続され、アドレスを蓄積するとともに一方のプロセ
ッサ１０から他方のプロセッサ２０へのアドレスを転送
する。データ・バッファ３４は、バス１２及び２２のデ
ータ信号線の間に接続される。データ・バッファ３４に
は、例えば、マルチ・ワード・バースト転送用のＦＩＦ
Ｏバッファなどが適している。制御論理回路３６は、バ
ス１２及び２２の制御信号線の間に接続され、プロセッ
サ１０及び２０と通信（情報を交換）するとともに、ア
ドレス及びデータ・バッファ３２及び３４を制御する。
なお、ＲＳＴ信号は、リセット信号である。
タフェース回路３０のブロック図である。アドレス・バ
ッファ３２は、バス１２及び２２のアドレス信号線の間
に接続され、アドレスを蓄積するとともに一方のプロセ
ッサ１０から他方のプロセッサ２０へのアドレスを転送
する。データ・バッファ３４は、バス１２及び２２のデ
ータ信号線の間に接続される。データ・バッファ３４に
は、例えば、マルチ・ワード・バースト転送用のＦＩＦ
Ｏバッファなどが適している。制御論理回路３６は、バ
ス１２及び２２の制御信号線の間に接続され、プロセッ
サ１０及び２０と通信（情報を交換）するとともに、ア
ドレス及びデータ・バッファ３２及び３４を制御する。
なお、ＲＳＴ信号は、リセット信号である。
【０００７】アドレス・バッファ３２はＦＩＦＯでも良
いが、バースト・アクセスについては利用可能ではな
い。これは、バスの１回の調停（arbitrate）につき多
重データ転送を実行すれば、多くの場合に十二分な成果
が得られるからである。アドレス・バッファ３２として
ＦＩＦＯを用いると、拡散／集合転送を可能にするとい
う利点もある。つまり、非連続アドレスへ連続データを
転送できるとともに、非連続アドレスから連続データを
転送することができる。アドレス・バッファ３２は、ア
ドレス・レジスタとアドレス発生器の両方を有するよう
にしても良く、これによって全体がＦＩＦＯのハードウ
エアでなくとも多重データ転送が可能になる。
いが、バースト・アクセスについては利用可能ではな
い。これは、バスの１回の調停（arbitrate）につき多
重データ転送を実行すれば、多くの場合に十二分な成果
が得られるからである。アドレス・バッファ３２として
ＦＩＦＯを用いると、拡散／集合転送を可能にするとい
う利点もある。つまり、非連続アドレスへ連続データを
転送できるとともに、非連続アドレスから連続データを
転送することができる。アドレス・バッファ３２は、ア
ドレス・レジスタとアドレス発生器の両方を有するよう
にしても良く、これによって全体がＦＩＦＯのハードウ
エアでなくとも多重データ転送が可能になる。
【０００８】要求側のプロセッサ１０はバス１２に要求
信号を出力するが、この要求信号には応答側のバス２２
への転送先アドレスと（もし要求信号が書き込み要求信
号ならば）データが含まれる。図１では、要求信号をＷ
／Ｒ（書込み／読出し）として示す。制御論理回路３６
は、転送確認（ＴＡ）信号を要求側のプロセッサ１０に
供給するとともにアドレス及びデータを夫々アドレス及
びデータ・バッファ３２及び３４に蓄積させるか、又は
もし要求信号が書き込み要求信号である場合には、デー
タ・バッファからのデータと一緒に転送確認信号を要求
側のプロセッサ１０に供給する。要求側のプロセッサ１
０は、転送確認信号を受けることにより、インタフェー
ス回路３０が要求信号を受け取ったことを知ることがで
き、要求した処理の終了を待たずにアプリケーションを
継続して実行できる。
信号を出力するが、この要求信号には応答側のバス２２
への転送先アドレスと（もし要求信号が書き込み要求信
号ならば）データが含まれる。図１では、要求信号をＷ
／Ｒ（書込み／読出し）として示す。制御論理回路３６
は、転送確認（ＴＡ）信号を要求側のプロセッサ１０に
供給するとともにアドレス及びデータを夫々アドレス及
びデータ・バッファ３２及び３４に蓄積させるか、又は
もし要求信号が書き込み要求信号である場合には、デー
タ・バッファからのデータと一緒に転送確認信号を要求
側のプロセッサ１０に供給する。要求側のプロセッサ１
０は、転送確認信号を受けることにより、インタフェー
ス回路３０が要求信号を受け取ったことを知ることがで
き、要求した処理の終了を待たずにアプリケーションを
継続して実行できる。
【０００９】インタフェース回路３０がひとたび要求側
プロセッサ１０からの要求信号を確認すると、制御論理
回路３６はバス・アクセス要求信号（ＢＵＳ＿ＲＱ）を
応答側プロセッサ２０に送信し応答側プロセッサ・バス
２２の制御を調停する。一旦応答側プロセッサ２０がイ
ンタフェース回路３０からの要求信号を受け取り可能な
状態になれば、バス・アクセス許可（ＢＵＳ＿ＧＴ）信
号が制御論理回路３６に戻ってくる。これに応じて、ア
ドレスがアドレス・バッファ３２から応答側プロセッサ
・バス２２に転送される。このときもし要求信号が書き
込み（Ｗ）要求信号ならば、データもデータ・バッファ
３４から転送される。読出し動作においては、応答側プ
ロセッサ・バス２２はアドレス・バッファ３２にあった
上記アドレスにあるデータをデータ・バッファ３４に転
送する。転送が完了したら、制御論理回路３６はプロセ
ッサ・バス２２を解放（release）し、要求側プロセッ
サ１０にインタフェース回路３０が新たな要求信号の待
ち受け状態にあることを知らせる。
プロセッサ１０からの要求信号を確認すると、制御論理
回路３６はバス・アクセス要求信号（ＢＵＳ＿ＲＱ）を
応答側プロセッサ２０に送信し応答側プロセッサ・バス
２２の制御を調停する。一旦応答側プロセッサ２０がイ
ンタフェース回路３０からの要求信号を受け取り可能な
状態になれば、バス・アクセス許可（ＢＵＳ＿ＧＴ）信
号が制御論理回路３６に戻ってくる。これに応じて、ア
ドレスがアドレス・バッファ３２から応答側プロセッサ
・バス２２に転送される。このときもし要求信号が書き
込み（Ｗ）要求信号ならば、データもデータ・バッファ
３４から転送される。読出し動作においては、応答側プ
ロセッサ・バス２２はアドレス・バッファ３２にあった
上記アドレスにあるデータをデータ・バッファ３４に転
送する。転送が完了したら、制御論理回路３６はプロセ
ッサ・バス２２を解放（release）し、要求側プロセッ
サ１０にインタフェース回路３０が新たな要求信号の待
ち受け状態にあることを知らせる。
【００１０】インタフェース回路３０は、蓄積及び制御
機能を有することでプロセッサ１０及び２０間のデータ
の転送を切り離すができる。これは、要求側プロセッサ
１０が間断なく転送を行い、インタフェース回路３０で
転送のタイミングを制御できるようにしたときに、最も
効果的に動作する。
機能を有することでプロセッサ１０及び２０間のデータ
の転送を切り離すができる。これは、要求側プロセッサ
１０が間断なく転送を行い、インタフェース回路３０で
転送のタイミングを制御できるようにしたときに、最も
効果的に動作する。
【００１１】より詳細に説明する。要求側のプロセッサ
１０が転送要求信号を伴ってインタフェース回路３０に
アクセスし、データを他方のプロセッサ２０のメモリか
ら読み出すかプロセッサ２０のメモリへ書込むかの希望
を指示する。インタフェース回路３０は、アドレス・バ
ッファ３２にアドレスをラッチするとともに、もし要求
信号が書き込み要求信号ならば、データもデータ・バッ
ファ３４にラッチし、要求側のプロセッサ１０にこれを
知らせて処理サイクルを終了する。制御論理回路３６
は、アクセス要求信号を他方のプロセッサ２０の調停論
理回路にアサート（assert、出力）する。このアクセス
が認められると、インタフェース回路３０は要求された
操作（operation）を実行し、応答側のプロセッサ・バ
ス２２を放棄（relinquish）する。続いて制御論理回路
３６は、割り込み要求（ＩＲＱ）又はＤＭＡ（ダイレク
ト・メモリ・アクセス）要求信号を要求側のプロセッサ
１０にアサート（出力）する。要求側のプロセッサ１０
は、次にアクセスするメモリの記憶位置のアドレスと一
緒に、データを受けるか（読み出し時）又は次に転送す
るデータ・ワードを供給する（書き込み時）。転送は、
両方のプロセッサのスループットの低下を最小限にして
継続する。もし操作が読み出し要求なら、要求側プロセ
ッサ１０はダミー（にせの）要求信号を制御論理回路３
６に送信し、要求信号に対する最後のデータをデータ・
バッファ３４から要求側プロセッサ１０に転送する。
１０が転送要求信号を伴ってインタフェース回路３０に
アクセスし、データを他方のプロセッサ２０のメモリか
ら読み出すかプロセッサ２０のメモリへ書込むかの希望
を指示する。インタフェース回路３０は、アドレス・バ
ッファ３２にアドレスをラッチするとともに、もし要求
信号が書き込み要求信号ならば、データもデータ・バッ
ファ３４にラッチし、要求側のプロセッサ１０にこれを
知らせて処理サイクルを終了する。制御論理回路３６
は、アクセス要求信号を他方のプロセッサ２０の調停論
理回路にアサート（assert、出力）する。このアクセス
が認められると、インタフェース回路３０は要求された
操作（operation）を実行し、応答側のプロセッサ・バ
ス２２を放棄（relinquish）する。続いて制御論理回路
３６は、割り込み要求（ＩＲＱ）又はＤＭＡ（ダイレク
ト・メモリ・アクセス）要求信号を要求側のプロセッサ
１０にアサート（出力）する。要求側のプロセッサ１０
は、次にアクセスするメモリの記憶位置のアドレスと一
緒に、データを受けるか（読み出し時）又は次に転送す
るデータ・ワードを供給する（書き込み時）。転送は、
両方のプロセッサのスループットの低下を最小限にして
継続する。もし操作が読み出し要求なら、要求側プロセ
ッサ１０はダミー（にせの）要求信号を制御論理回路３
６に送信し、要求信号に対する最後のデータをデータ・
バッファ３４から要求側プロセッサ１０に転送する。
【００１２】実際の回路を考える。米国モトローラ社製
９６００２型デジタル・シグナル・プロセッサ（ＤＳ
Ｐ）の場合、２つの内臓ＤＭＡ制御回路を有し３３ＭＨ
ｚで動作する。ＤＭＡ制御回路は、他の処理と一緒に動
作することができる。他方のプロセッサ（例えば、コン
ピュータ）２０のメイン・メモリからＤＳＰのメモリ空
間のどこかへのＤＭＡ転送を初期化するときには、次の
ようなステップ（工程）で行う。この実施例では、応答
側のプロセッサ２０を、例えば米国モトローラ社製６８
０４０型ＣＰＵ（中央演算処理装置）とし、要求側のプ
ロセッサ１０を米国モトローラ社製９６００２型ＤＳＰ
とする。
９６００２型デジタル・シグナル・プロセッサ（ＤＳ
Ｐ）の場合、２つの内臓ＤＭＡ制御回路を有し３３ＭＨ
ｚで動作する。ＤＭＡ制御回路は、他の処理と一緒に動
作することができる。他方のプロセッサ（例えば、コン
ピュータ）２０のメイン・メモリからＤＳＰのメモリ空
間のどこかへのＤＭＡ転送を初期化するときには、次の
ようなステップ（工程）で行う。この実施例では、応答
側のプロセッサ２０を、例えば米国モトローラ社製６８
０４０型ＣＰＵ（中央演算処理装置）とし、要求側のプ
ロセッサ１０を米国モトローラ社製９６００２型ＤＳＰ
とする。
【００１３】１、ＣＰＵメモリ中の転送元アドレスを、
最初に転送する記憶位置のアドレスに設定する。 ２、ＤＳＰメモリ中の転送先アドレスを、最初に有効デ
ータを入れる記憶位置のアドレスより１つ少ないアドレ
スに設定する。 ３、転送総数（カウント）を転送するデータ・ワードの
数より１つ大きく設定する。 ４、インタフェース回路３０からの信号（合図）に応じ
て移動するデータの１ブロックである１ワードの転送を
初期化するように、ＤＭＡ制御回路のモードを設定す
る。 ５、インタフェース回路３０は、最初の要求信号をアサ
ートする合図（信号）を受け転送処理工程を開始する。
最初の転送では、インタフェース回路３０がＣＰＵメモ
リの転送元アドレスをラッチし、データ・ワードをＤＳ
Ｐ内のＤＭＡに返すが無視される。これは、転送先アド
レスが最初に有効データを入れる記憶位置のアドレスよ
り１つ小さいからである。 ６、続いてインタフェース回路３０は、アクセス要求信
号をＣＰＵメモリに出力する。アクセスが許可された
ら、ラッチしたアドレスを用いてＣＰＵメモリから１ワ
ード（バースト・モードでは４ワード）を取り出す。こ
のデータはデータ・バッファ３４でラッチされ、インタ
フェース回路３０はＤＳＰ内のＤＭＡ制御回路に新たな
の要求信号をアサート（出力）するように指示する信号
（合図）を送る。 ７、残りのＤＭＡの転送については、前回のメモリ・ア
ドレスに対応するデータ・ワードをデータ・バッファ３
４から取り出すとともに、アドレス・バッファ３４が次
のアドレスをラッチし、制御論理回路３６はデータ・ワ
ードを取り出すアクセスを初期化する。１００個のデー
タ・ワードをＣＰＵメモリからＤＳＰメモリに転送する
には、ＤＭＡ制御回路が１０１個の要求信号を初期化す
る。これは、上述のように最初のデータ・ワードは無視
され、ＣＰＵメモリの最後の転送元アドレスをダミーと
するからである。
最初に転送する記憶位置のアドレスに設定する。 ２、ＤＳＰメモリ中の転送先アドレスを、最初に有効デ
ータを入れる記憶位置のアドレスより１つ少ないアドレ
スに設定する。 ３、転送総数（カウント）を転送するデータ・ワードの
数より１つ大きく設定する。 ４、インタフェース回路３０からの信号（合図）に応じ
て移動するデータの１ブロックである１ワードの転送を
初期化するように、ＤＭＡ制御回路のモードを設定す
る。 ５、インタフェース回路３０は、最初の要求信号をアサ
ートする合図（信号）を受け転送処理工程を開始する。
最初の転送では、インタフェース回路３０がＣＰＵメモ
リの転送元アドレスをラッチし、データ・ワードをＤＳ
Ｐ内のＤＭＡに返すが無視される。これは、転送先アド
レスが最初に有効データを入れる記憶位置のアドレスよ
り１つ小さいからである。 ６、続いてインタフェース回路３０は、アクセス要求信
号をＣＰＵメモリに出力する。アクセスが許可された
ら、ラッチしたアドレスを用いてＣＰＵメモリから１ワ
ード（バースト・モードでは４ワード）を取り出す。こ
のデータはデータ・バッファ３４でラッチされ、インタ
フェース回路３０はＤＳＰ内のＤＭＡ制御回路に新たな
の要求信号をアサート（出力）するように指示する信号
（合図）を送る。 ７、残りのＤＭＡの転送については、前回のメモリ・ア
ドレスに対応するデータ・ワードをデータ・バッファ３
４から取り出すとともに、アドレス・バッファ３４が次
のアドレスをラッチし、制御論理回路３６はデータ・ワ
ードを取り出すアクセスを初期化する。１００個のデー
タ・ワードをＣＰＵメモリからＤＳＰメモリに転送する
には、ＤＭＡ制御回路が１０１個の要求信号を初期化す
る。これは、上述のように最初のデータ・ワードは無視
され、ＣＰＵメモリの最後の転送元アドレスをダミーと
するからである。
【００１４】上述と反対方向の処理を行うときには、余
分なデータ・ワードを転送することが必要である。ＤＳ
Ｐのメモリ空間からＣＰＵメモリへのＤＭＡ転送は、次
の工程で行われる。
分なデータ・ワードを転送することが必要である。ＤＳ
Ｐのメモリ空間からＣＰＵメモリへのＤＭＡ転送は、次
の工程で行われる。
【００１５】１、ＤＳＰメモリ中の転送元アドレスを、
最初に転送される記憶位置のアドレスに設定する。 ２、ＣＰＵメモリ中の転送先アドレスを、最初に有効デ
ータを入れる記憶位置のアドレスに設定する。 ３、転送総数（カウント）を、転送するデータ・ワード
の個数に設定する。 ４、ＤＭＡ制御回路のモードは、指示信号（合図）に応
じて移動するデータのブロックである１ワード（バース
ト・モードでは４ワード）の転送を初期化する。 ５、インタフェース回路３０は、、最初の要求信号をア
サートする合図（信号）を受け転送処理工程を開始す
る。最初の転送では、インタフェース回路はＣＰＵメモ
リの転送先アドレス及びＤＭＡからのデータ・ワードを
ラッチする。続いて制御論理回路３６は、アクセス要求
信号をＣＰＵに出力する。アクセスが許可されると、ラ
ッチされたアドレス及びデータを用いてデータ・ワード
をＣＰＵメモリに記憶し、制御論理回路はＤＭＡ制御回
路に次の要求信号をアサートするように指示する信号
（合図）を送る。
最初に転送される記憶位置のアドレスに設定する。 ２、ＣＰＵメモリ中の転送先アドレスを、最初に有効デ
ータを入れる記憶位置のアドレスに設定する。 ３、転送総数（カウント）を、転送するデータ・ワード
の個数に設定する。 ４、ＤＭＡ制御回路のモードは、指示信号（合図）に応
じて移動するデータのブロックである１ワード（バース
ト・モードでは４ワード）の転送を初期化する。 ５、インタフェース回路３０は、、最初の要求信号をア
サートする合図（信号）を受け転送処理工程を開始す
る。最初の転送では、インタフェース回路はＣＰＵメモ
リの転送先アドレス及びＤＭＡからのデータ・ワードを
ラッチする。続いて制御論理回路３６は、アクセス要求
信号をＣＰＵに出力する。アクセスが許可されると、ラ
ッチされたアドレス及びデータを用いてデータ・ワード
をＣＰＵメモリに記憶し、制御論理回路はＤＭＡ制御回
路に次の要求信号をアサートするように指示する信号
（合図）を送る。
【００１６】９６００２型ＤＳＰは、６８０４０型ＣＰ
Ｕと比較して４倍のアドレス空間を有する。よって、Ｄ
ＳＰのアドレス空間を４つのアドレス空間に細分化して
も良く、これらの１つをＤＭＡ用のアドレス空間として
使用することもできる。４ワードのデータはバッファに
一時保持され、上述した４ワード・バーストにおいてＣ
ＰＵのメイン・メモリから移動するかメイン・メモリへ
移動する。このとき、１個の転送インタフェース当たり
１ワードがＤＳＰに与えられる。これによって、転送さ
れる４データ・ワードにつき４回の調停要求が必要な代
わりに４データ・ワードにつき１回の調停要求で済み、
調停要求の数が約７５％減少するので、ＤＳＰへの又は
ＤＳＰからのＤＭＡ転送によって生じるＣＰＵバスへの
（データ等の）ロードは減少する。また、データ転送時
間、つまり、４データ・ワードを転送するのに必要な実
際のＣＰＵバス・アクセス時間は、バースト転送モード
で約５０％減少する。バースト転送モードでは、転送は
４ワード単位（boundary）である。さらにデータ転送を
確実に行うために、転送するブロックの長さは４ワード
の倍数とする。
Ｕと比較して４倍のアドレス空間を有する。よって、Ｄ
ＳＰのアドレス空間を４つのアドレス空間に細分化して
も良く、これらの１つをＤＭＡ用のアドレス空間として
使用することもできる。４ワードのデータはバッファに
一時保持され、上述した４ワード・バーストにおいてＣ
ＰＵのメイン・メモリから移動するかメイン・メモリへ
移動する。このとき、１個の転送インタフェース当たり
１ワードがＤＳＰに与えられる。これによって、転送さ
れる４データ・ワードにつき４回の調停要求が必要な代
わりに４データ・ワードにつき１回の調停要求で済み、
調停要求の数が約７５％減少するので、ＤＳＰへの又は
ＤＳＰからのＤＭＡ転送によって生じるＣＰＵバスへの
（データ等の）ロードは減少する。また、データ転送時
間、つまり、４データ・ワードを転送するのに必要な実
際のＣＰＵバス・アクセス時間は、バースト転送モード
で約５０％減少する。バースト転送モードでは、転送は
４ワード単位（boundary）である。さらにデータ転送を
確実に行うために、転送するブロックの長さは４ワード
の倍数とする。
【００１７】もし要求側のプロセッサ１０のアドレス空
間が応答側のプロセッサ２０のアドレス空間よりも小さ
い場合でも、新たに必要なのは転送に必要な上位アドレ
ス・ビットを保持するラッチだけである。このラッチを
特定用途向け集積回路（ＡＳＩＣ）で用意した場合で
は、これを設ける場所はインタフェース回路３０の外部
でも内部でも良い。
間が応答側のプロセッサ２０のアドレス空間よりも小さ
い場合でも、新たに必要なのは転送に必要な上位アドレ
ス・ビットを保持するラッチだけである。このラッチを
特定用途向け集積回路（ＡＳＩＣ）で用意した場合で
は、これを設ける場所はインタフェース回路３０の外部
でも内部でも良い。
【００１８】上述した実施例では、ＤＭＡ制御回路を要
求側のプロセッサ１０の内部に設けた例を示したが、当
業者には周知の割り込み（interrupt）処理で転送を制
御するようにしても良い。さらにプロセッサ１０及び２
０は、どちらが要求側及び応答側プロセッサになっても
良く、完全に双方向で動作可能である。同時双方向操作
においては、データ・バッファ３４及びアドレス・バッ
ファ３２が多重パラレル（並列）バッファとして２つの
独立な経路を提供し、プロセッサ１０及び２０の両方が
これら独立な経路を介してインタフェース回路３０にア
クセスする。加えて、インタフェース回路３０は２つの
バスを同時に調停可能で、転送を繰り返し同時に行うこ
とができる。データはデータ・バッファ３４内部に蓄積
されるので、各転送においては一度に１つのポートだけ
が能動状態であれば良い。
求側のプロセッサ１０の内部に設けた例を示したが、当
業者には周知の割り込み（interrupt）処理で転送を制
御するようにしても良い。さらにプロセッサ１０及び２
０は、どちらが要求側及び応答側プロセッサになっても
良く、完全に双方向で動作可能である。同時双方向操作
においては、データ・バッファ３４及びアドレス・バッ
ファ３２が多重パラレル（並列）バッファとして２つの
独立な経路を提供し、プロセッサ１０及び２０の両方が
これら独立な経路を介してインタフェース回路３０にア
クセスする。加えて、インタフェース回路３０は２つの
バスを同時に調停可能で、転送を繰り返し同時に行うこ
とができる。データはデータ・バッファ３４内部に蓄積
されるので、各転送においては一度に１つのポートだけ
が能動状態であれば良い。
【００１９】
【発明の効果】本発明によれば、要求側プロセッサの要
求信号をインタフェース回路が受け、インタフェース回
路は要求信号を受け取ったことを要求側プロセッサに知
らせる。これによって、バスにおける転送遅延時間とい
う不確定な要素の影響を受け難く、要求側プロセッサは
要求した転送処理の終了を待たずに他の処理を継続して
実行することができる。よって、プロセッサのスループ
ットを向上させることができる。
求信号をインタフェース回路が受け、インタフェース回
路は要求信号を受け取ったことを要求側プロセッサに知
らせる。これによって、バスにおける転送遅延時間とい
う不確定な要素の影響を受け難く、要求側プロセッサは
要求した転送処理の終了を待たずに他の処理を継続して
実行することができる。よって、プロセッサのスループ
ットを向上させることができる。
【図１】本発明のデータ転送管理装置によるインタフェ
ース回路のブロック図である。
ース回路のブロック図である。
【図２】本発明によるデータ転送管理装置を用いたシス
テムのブロック図である。
テムのブロック図である。
１０ 要求側プロセッサ １２ 要求側プロセッサ・バス ２０ 応答側プロセッサ ２２ 応答側プロセッサ・バス ３０ インタフェース回路 ３２ アドレス・バッファ ３４ データ・バッファ ３６ 制御論理回路 ＴＡ 転送確認信号 ＩＲＱ 割り込み信号 Ｗ／Ｒ 書込み／読出し要求信号 ＲＳＴ リセット信号 ＢＵＳ＿ＧＴ アクセス許可信号 ＢＵＳ＿ＲＱ アクセス要求信号
Claims (4)
- 【請求項１】 夫々バスを有する要求側プロセッサ及び
応答側プロセッサ間のデータ転送を管理するデータ転送
管理装置であって、 上記要求側プロセッサ・バスと上記応答側プロセッサ・
バスの間に接続され、アドレス及びデータを蓄積する蓄
積手段と、 上記蓄積手段を制御するとともに、上記要求側プロセッ
サ・バス及び上記応答側プロセッサ・バス間に接続さ
れ、上記要求側プロセッサの上記応答側プロセッサへの
アクセスを要求する要求信号を受けると該要求信号を受
け取ったことを上記要求側プロセッサに知らせ、上記要
求信号の処理を終了し新たな要求信号を受け付け可能に
なると割り込み信号を上記要求側プロセッサに供給する
制御手段とを具えるデータ転送管理装置。 - 【請求項２】 上記アドレスは上記応答側プロセッサの
アクセスされるアクセス・アドレスであり、上記データ
は上記要求信号が書込み要求信号のときは上記アクセス
・アドレスに蓄積する上記要求側プロセッサのデータで
あり、上記要求信号が読出し要求信号のときは上記応答
側プロセッサの上記アクセス・アドレスから転送される
データであることを特徴とする請求項１記載のデータ転
送管理装置。 - 【請求項３】 応答側プロセッサの転送元アドレスを最
初に転送される記憶位置のアドレスに設定し、 要求側プロセッサの転送先アドレスを最初に有効データ
・ワードを入れる記憶位置のアドレスより１つ少ないア
ドレスに設定し、 転送総数を転送するデータ・ワード数より１つ大きく設
定し、 上記要求側プロセッサが転送要求信号を初期化し（第１
ステップ）、 インタフェース回路が上記応答側プロセッサの上記転送
元アドレスを蓄積するとともに、上記転送要求信号に応
じて上記インタフェース回路の蓄積したデータを上記要
求側プロセッサに転送し（第２ステップ）、 上記インタフェース回路がアクセス要求信号を上記応答
側プロセッサに出力し（第３ステップ）、 上記応答側プロセッサがアクセスを許可したら、上記応
答側プロセッサから上記インタフェース回路へ上記転送
元アドレスを転送し（第４ステップ）、 上記インタフェース回路が新たな要求信号を受け付け可
能であることを上記要求側プロセッサに知らせ（第５ス
テップ）、 上記転送総数で設定した回数だけ上記第１〜第５ステッ
プを繰り返すデータ転送方法。 - 【請求項４】 要求側プロセッサの転送元アドレスを最
初に転送する記憶位置のアドレスに設定し、 応答側プロセッサの転送先アドレスを最初に有効データ
・ワードを入れる記憶位置のアドレスに設定し、 上記データ・ワードの転送を初期化し、 インタフェース回路が上記転送先アドレス及び上記デー
タ・ワードを蓄積し上記インタフェース回路がアクセス
要求信号を上記応答側プロセッサに出力し、 上記応答側プロセッサがアクセスを許可すると、上記イ
ンタフェース回路から上記応答側プロセッサの上記転送
先アドレスへ上記データ・ワードを転送し、 上記インタフェース回路が新たな要求信号を受け付け可
能であることを上記要求側プロセッサに知らせるデータ
転送管理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19096994A | 1994-02-03 | 1994-02-03 | |
| US08/190969 | 1994-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295947A true JPH07295947A (ja) | 1995-11-10 |
Family
ID=22703544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039277A Pending JPH07295947A (ja) | 1994-02-03 | 1995-02-03 | データ転送管理装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6195721B1 (ja) |
| JP (1) | JPH07295947A (ja) |
| DE (1) | DE19501674A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073190A (en) * | 1997-07-18 | 2000-06-06 | Micron Electronics, Inc. | System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair |
| JP2001184323A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 符号化装置 |
| FR2817058B1 (fr) * | 2000-11-21 | 2003-01-24 | St Microelectronics Sa | Dispositif et procede de traitement des interruptions dans une transmission d'informations sur un bus |
| TWI409816B (zh) * | 2009-02-27 | 2013-09-21 | Himax Tech Ltd | 解決單埠靜態隨機存取記憶體之請求衝突的系統及方法 |
| US8209478B2 (en) * | 2009-03-03 | 2012-06-26 | Himax Technologies Limited | Single-port SRAM and method of accessing the same |
| US8972642B2 (en) * | 2011-10-04 | 2015-03-03 | Qualcomm Incorporated | Low latency two-level interrupt controller interface to multi-threaded processor |
| US9582440B2 (en) * | 2013-02-10 | 2017-02-28 | Mellanox Technologies Ltd. | Credit based low-latency arbitration with data transfer |
| US9641465B1 (en) | 2013-08-22 | 2017-05-02 | Mellanox Technologies, Ltd | Packet switch with reduced latency |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926375A (en) * | 1987-05-05 | 1990-05-15 | Ge Fanuc Automation North America, Inc. | Multiple nodes broadcast communication method with receiver identification by bit position in transferred massage |
| US5045998A (en) * | 1988-05-26 | 1991-09-03 | International Business Machines Corporation | Method and apparatus for selectively posting write cycles using the 82385 cache controller |
| US5327570A (en) * | 1991-07-22 | 1994-07-05 | International Business Machines Corporation | Multiprocessor system having local write cache within each data processor node |
| US5410654A (en) * | 1991-07-22 | 1995-04-25 | International Business Machines Corporation | Interface with address decoder for selectively generating first and second address and control signals respectively in response to received address and control signals |
| US5309567A (en) * | 1992-01-24 | 1994-05-03 | C-Cube Microsystems | Structure and method for an asynchronous communication protocol between master and slave processors |
-
1995
- 1995-01-20 DE DE19501674A patent/DE19501674A1/de not_active Withdrawn
- 1995-02-03 JP JP7039277A patent/JPH07295947A/ja active Pending
-
1996
- 1996-04-15 US US08/632,183 patent/US6195721B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6195721B1 (en) | 2001-02-27 |
| DE19501674A1 (de) | 1995-08-10 |
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