JPH0652101A - データバッファ用マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】複数のバスから同時にアクセスした場合でも待
ち状態が発生せず、転送速度の速い入出力装置とのデー
タ受け渡し処理が高速に実行できるようなデータバッフ
ァ用マルチポートメモリを提供する。 【構成】マルチポートメモリ５の内部を複数の独立した
メモリセル５４とこれらをプロセッサバス３かシステム
バス６のどちらか一方に切り替え接続するためのバスス
イッチ制御部５１で構成し、プロセッサ１と入出力制御
部７のアクセスを競合させることなくデータの受け渡し
を可能とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサ、高速な入
出力装置、複数のバスからなる装置に適用して効果のあ
る、データバッファ用マルチポートメモリに関する。

【０００２】

【従来の技術】プロセッサが入出力装置との間で入出力
データを受け渡す際、前記入出力装置が前記プロセッサ
と同一バス上にある主メモリに直接入出力データを読み
書きする方法を採ると、該読み書き期間中は前記プロセ
ッサが前記主メモリへアクセスできなくなり、性能面で
の問題となることがあった。そのため、従来は通常のメ
モリにバス競合調停回路を付加することで複数のバスに
接続可能にしたマルチポートメモリを用い、前記入出力
データはすべて該マルチポートメモリへ格納する方法を
採っていた。前記マルチポートメモリを使用した場合、
前記入出力装置が前記マルチポートメモリへの読み書き
を行っている最中でも、前記プロセッサは前記主メモリ
をアクセスすることができ、前記プロセッサが処理を中
断することはない。前記マルチポートメモリを適用した
装置の一例は、特開昭６２−１６５４５１公報に示され
ている。

【０００３】

【発明が解決しようとする課題】上記従来例のマルチポ
ートメモリでは、両方のバスから同時にアクセスされた
場合にバス競合調停回路が働き、一方のバスからのアク
セスは他方のバスからのアクセスが終了するまで待ち状
態にされる。したがって、前記両方のバスから前記マル
チポートメモリを同時にアクセスしなければ、前記両方
のバスの動作は互いに影響を与えず、それぞれ最高性能
で動作可能である。しかし、前記両方のバスが前記マル
チポートメモリを同時にアクセスした場合は、前記両方
のバスのどちらかが他方のアクセス終了待ちとなり、該
バス上の装置がアイドリング状態となってしまう。これ
は、入出力装置のデータ転送速度が速くなった場合に同
時アクセスの確率が高くなることから性能上の問題とな
ってくる可能性がある。

【０００４】本発明の目的は、複数のバスから同時にア
クセスした場合でも待ち状態が発生せず、転送速度の速
い入出力装置とのデータ受け渡し処理が高速に実行でき
るようなデータバッファ用マルチポートメモリを提供す
ることにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では複数のバスを持つマルチポートメモリ内
部を複数の独立した小容量のメモリセルと、前記複数の
バスの中の特定の一つから任意に制御可能で前記メモリ
セルごとに設けられたバススイッチとで構成し、前記メ
モリセルを前記複数のバスの任意の一つに切り替え接続
可能として同一の前記メモリセルを前記複数のバスから
同時にアクセスし得ないようにしたことで、前記複数の
バスの動作が互いに影響しないようにしたものである。

【０００６】

【作用】上記手段において、マルチポートメモリ内部を
複数の独立した小容量のメモリセルとこれを複数のバス
の中の一つに接続するためのバススイッチで構成するこ
とは、相異なるメモリセルであれば複数のバスから互い
に影響することなく同時にアクセスすることを可能にす
る。また、バススイッチでメモリセルに接続するバスを
任意に選択できることは、異なるバス間でメモリセルを
経由したデータの交換を可能にする。さらに、バススイ
ッチを特定の一つのバスのみから制御できるようにした
ことは、バススイッチの制御に関する排他制御を不要に
する。

【０００７】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。

【０００８】図１は、本発明の一実施例のマルチポート
メモリを適用した装置のブロック図である。本実施例の
装置は、プロセッサバス３とシステムバス６の二つのバ
スを持ち、プロセッサバス３上にはプロセッサ１とプロ
セッサ１を動作させるプログラムやデータを格納するた
めの主メモリ２が接続され、システムバス６上には外部
装置とのデータ入出力を行うための入出力制御部７が接
続されている。本実施例では、前記外部装置はネットワ
ーク８となっているが、これは例えばディスク装置等で
あってもよい。また、プロセッサバス３とシステムバス
６の間には、前記二つのバスの間のパス制御、ＤＭＡ制
御、割り込み制御等を行うためのバス制御部４と、本発
明の一実施例のマルチポートメモリ５が接続されてい
る。マルチポートメモリ５は、複数の小容量のメモリセ
ル５４と前記メモリセルを前記二つのバスのどちらに接
続するかを制御するバススイッチ制御部５１を持ち、前
記二つのバスから同時にアクセス可能でプロセッサ１と
入出力装置７が入出力データを受け渡すためのバッファ
メモリとするものである。

【０００９】上記構成において行われるデータ入出力動
作の概略を次に説明する。プロセッサ１は、ネットワー
ク８に出力したいデータがある場合は前記出力したいデ
ータをマルチポートメモリ５の中に書き込んだ後、バス
制御部４を経由して入出力制御部７へデータ出力を指示
する。入出力制御部７は前記出力したいデータをマルチ
ポートメモリ５から読み出し、ネットワーク８へ出力す
る。反対にネットワーク８からデータの入力があると、
入出力制御部７は前記入力データをマルチポートメモリ
５の中に書き込んだ後、バス制御部４を経由して割り込
み等によりプロセッサ１へデータの入力があったことを
通知する。プロセッサ１は、前記入力データをマルチポ
ートメモリ５から読み出す。

【００１０】図２は、本発明の一実施例のマルチポート
メモリ５の詳細を示すブロック図である。マルチポート
メモリ５の内部は、複数の小容量なメモリセル５４、二
つの内部バス５２、５３、メモリセル５４と一対一対応
に設けられたバススイッチ５５、バススイッチ５５の制
御を行うバススイッチ制御部５１により構成される。メ
モリセル５４は、実際に入出力されるデータを格納する
のに十分でなるべく小容量な通常のシングルポートメモ
リであり、一つのメモリセル５４に１回分の入出力デー
タを格納するようにする。内部バス５２、５３は、それ
ぞれ外部のプロセッサバス３、システムバス６と接続さ
れるバスである。バススイッチ５５は、メモリセル５４
を内部バス５２、５３のどちらに接続するかを選択する
ためのスイッチで、複数あるメモリセル５４のそれぞれ
に対応して設けられている。バススイッチ５５はバスス
イッチ制御部５１によりそれぞれ独立に制御することが
可能である。バススイッチ制御部５１は内部バス５２に
のみ接続され、プロセッサバス３を通してプロセッサ１
のみが制御できるようになっている。バススイッチ制御
部５１の制御権をプロセッサ１のみに制限することで、
バススイッチ５５の制御に関する排他制御を不要にす
る。

【００１１】図３は、マルチポートメモリ５をプロセッ
サバス３側から見た場合のメモリマップを示している。
複数のメモリセル５４は、メモリマップ上では連続した
メモリ領域となる。図３では、ｍワードのメモリセルが
ｎ個ある場合のメモリマップを示している。実際に各メ
モリセル５４がプロセッサ１からアクセスできるかどう
かは、それぞれのメモリセル５４に対応するバススイッ
チ５５が内部バス５２側に接続されているかどうかによ
る。もしバススイッチ５５が内部バス５２に接続されて
いなければ、プロセッサ１から該メモリセルに対する書
き込み動作をしても無効となり、該メモリセルに対する
読み込み動作をした場合は無効な値が読み出されること
になる。バススイッチ制御部５１には各バススイッチ５
５に対応したバススイッチ制御レジスタがｎ個存在す
る。プロセッサ１が該バススイッチ制御レジスタに書き
込む値により、バススイッチ５５が内部バス５２、５３
のどちらに接続されるかが決まる。メモリセル領域の開
始番地ｘ番地とバススイッチ制御レジスタの開始番地ｙ
番地は、マルチポートメモリ５の外部回路により任意に
設定可能である。マルチポートメモリ５をシステムバス
６側から見た場合のメモリマップは、バススイッチ制御
レジスタが存在しないことを除いて図３と同様である。

【００１２】次に、以上説明した本発明の一実施例にお
いてプロセッサ１と入出力制御部７が入出力データを受
け渡す手順について、詳細に説明する。マルチポートメ
モリ５を介してプロセッサ１と入出力制御部７がデータ
の受け渡しをする場合、複数のメモリセル５４は、出力
データ格納用のものと入力データ格納用のものに分けて
使用する。例えば、入出力制御部７がネットワーク通信
を行うためのものであれば、メモリセル５４はそのまま
送信バッファメモリまたは受信バッファメモリとなる。

【００１３】図４は、プロセッサ１が出力データを入出
力制御部７に渡し、入出力制御部７が該出力データを実
際にネットワーク８に送信するまでの流れを示したフロ
ーチャートである。データ出力処理に先立ち、初期状態
として、データ出力用に割り当てられたメモリセル５４
のバススイッチ５５は内部バス５２側に接続され、メモ
リセル５４はプロセッサ１からアクセス可能な状態にし
ておくものとする。まず、プロセッサ１は、マルチポー
トメモリ５のデータ出力用に割り当てられたメモリセル
５４に出力データを書き込む（ステップ４０１）。次に
バススイッチ制御部５１を操作し、前記メモリセル５４
に対応するバススイッチ５５を内部バス５３側に切り替
える（ステップ４０２）。これにより前記メモリセル５
４に格納した前記出力データは入出力制御部７から読み
出せる状態となる。次に前記メモリセル５４のシステム
バス６から見たときのアドレスを入出力制御部７へ通知
するとともに、前記出力データの出力要求を入出力制御
部７へ発行する（ステップ４０３）。前記アドレスの通
知方法には、プロセッサ１がバス制御部４を通して直接
入出力制御部７内のレジスタに書き込む方法や、プロセ
ッサ１が前記アドレスを主メモリ２内の特定領域に格納
しておき、入出力制御部７がバス制御部４を通してＤＭ
Ａにより直接主メモリ２の前記特定領域から前記アドレ
スを読み出す方法などがある。前記出力要求を受けた入
出力制御部７は、通知された前記アドレスを使い、前記
出力データを前記メモリセル５４から読み出し、必要な
プロトコル処理を行ってから、前記出力データをネット
ワーク８へ出力する（ステップ４０４）。該出力が完了
したら、出力終了通知をプロセッサ１へ発行する（ステ
ップ４０５）。前記出力終了通知はバス制御部４を通し
て、プロセッサ１へ割り込みを発生することで行う。前
記出力終了通知を受けたプロセッサ１は、再びバススイ
ッチ制御部５１を操作して、前記メモリセル５４に対応
するバススイッチ５５を内部バス５２側に切り替える
（ステップ４０６）。これにより前記メモリセル５４は
次のデータ出力に使えるようになる。以上の手順で１回
のデータ出力が完了する。

【００１４】図５は、入出力制御部７がネットワークか
ら受信した入力データをプロセッサ１へ渡すまでの流れ
を示したフローチャートである。まず、データの入力を
可能とするために、プロセッサ１はバススイッチ制御部
を操作し、データ入力用に割り当てられたメモリセル５
４に対応するバススイッチ５５を内部バス５３側に接続
し、入出力制御部７が前記メモリセル５４をアクセスで
きるようにする（ステップ５０１）。そして、前記メモ
リセル５４をシステムバス６から見たときのアドレスを
入出力制御部７へ通知するとともに、データ入力要求を
発行する（ステップ５０２）。前記アドレスの通知方法
は前記データ出力手順の場合と同様に、プロセッサ１が
バス制御部４を通して、直接入出力制御部７内のレジス
タに書き込む方法や、プロセッサ１が前記アドレスを主
メモリ２内の特定領域に格納しておき、入出力制御部７
がバス制御部４を通してＤＭＡにより直接主メモリ２の
前記特定領域から前記アドレスを読み出す方法などがあ
る。前記データ入力要求を受けた入出力制御部７は、ネ
ットワーク８からのデータ受信を待つ。データが受信さ
れたら、該データを入力データとして前記メモリセル５
４に格納する（ステップ５０３）。そして、入力終了通
知をプロセッサ１へ発行する（ステップ５０４）。前記
入力終了通知はバス制御部４を通してプロセッサ１へ割
り込みを発生することで行う。前記入力終了通知を受け
たプロセッサ１は、バススイッチ制御部５１を操作し
て、前記メモリセル５４に対応するバススイッチ５５を
内部バス５２側に切り替える(ステップ５０５)。これに
よりプロセッサ１は前記メモリセル５４に格納された前
記入力データを読み出せるようになり、必要な処理が行
えるようになる（ステップ５０６）。以上の手順で１回
のデータ入力が完了する。

【００１５】上記入出力手順において、プロセッサ１が
マルチポートメモリ５内のメモリセル５４をアクセスし
ている最中に入出力制御部７がマルチポートメモリ５内
の別のメモリセル５４をアクセスすることは可能であ
り、前記両アクセスはお互いにまったく影響を及ぼすこ
とはない。なぜなら、マルチポートメモリ５の二つの内
部バス５２、５３は完全に独立しており、さらに前記二
つの内部バス５２、５３が同一のメモリセル５４に接続
されることが構成上あり得ないためである。また上記手
順に従っている限り、プロセッサ１と入出力制御部７が
同一のメモリセル５４を同時にアクセスすることはない
ため、同一メモリセルを同時にアクセスできない点は問
題とならない。よって、本実施例に示したマルチポート
メモリは、同時にアクセスしても競合による待ちが発生
しないマルチポートメモリとして動作する。

【００１６】

【発明の効果】本発明によれば、プロセッサと入出力装
置が同時にマルチポートメモリをアクセスしても、競合
による待ち状態というのは発生しないため、高速な転送
速度を持つ入出力装置との間のデータバッファに使用し
た場合でも、それぞれのバスと装置が持つ最高の転送性
能を発揮でき、高速な処理が可能になるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を適用した装置のブロック図
である。

【図２】本発明の一実施例を示すマルチポートメモリの
ブロック図である。

【図３】本発明の一実施例を示すマルチポートメモリの
プロセッサバス側メモリマップを示す図である。

【図４】データ出力手順を表すフローチャートである。

【図５】データ入力手順を表すフローチャートである。

【符号の説明】

１…プロセッサ、２…主メモリ、３…プロセッサバス、
４…バス制御部、５…マルチポートメモリ、６…システ
ムバス、７…入出力制御部、８…ネットワーク５１…バ
ススイッチ制御部、５２、５３…内部バス、５４…メモ
リセル、５５…バススイッチ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のバスを持ち、前記複数のバスの間で
   データを交換するためのデータバッファ用マルチポート
   メモリにおいて、複数の独立した小容量のメモリセル
   と、前記複数のバスのそれぞれと接続された前記複数の
   バスと同数の内部バスと、前記メモリセルを前記内部バ
   スのいずれか一つに接続するために前記メモリセルに対
   応して設けられた前記メモリセルと同数のバススイッチ
   と、前記内部バスのいずれか一つに接続されて前記バス
   スイッチを前記内部バスのいずれに接続するかを制御す
   るためのバススイッチ制御部とを備え、相異なる前記メ
   モリセルであれば前記複数のバスから競合による待ち状
   態を発生することなく同時にアクセス可能としたことを
   特徴とするデータバッファ用マルチポートメモリ。