JPH0341856B2 - - Google Patents
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- JPH0341856B2 JPH0341856B2 JP59213313A JP21331384A JPH0341856B2 JP H0341856 B2 JPH0341856 B2 JP H0341856B2 JP 59213313 A JP59213313 A JP 59213313A JP 21331384 A JP21331384 A JP 21331384A JP H0341856 B2 JPH0341856 B2 JP H0341856B2
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- JP
- Japan
- Prior art keywords
- memory
- control unit
- request
- bank
- memory request
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パイプライン制御により複数のメモ
リ・バンクを同時にアクセスするメモリ制御ユニ
ツトに対してリクエストを発行するメモリ・リク
エスト発行元装置において、以前に発行したメモ
リ・リクエストでアクセスされるバンクの情報を
保持しておき、メモリ・リクエストをメモリ制御
ユニツトに発行する際、保持しているバンクの情
報を参照して当該メモリ・リクエストをメモリ制
御ユニツトに送るべきか否かを決定するようにし
たメモリ・アクセス制御方式に関するものであ
る。
リ・バンクを同時にアクセスするメモリ制御ユニ
ツトに対してリクエストを発行するメモリ・リク
エスト発行元装置において、以前に発行したメモ
リ・リクエストでアクセスされるバンクの情報を
保持しておき、メモリ・リクエストをメモリ制御
ユニツトに発行する際、保持しているバンクの情
報を参照して当該メモリ・リクエストをメモリ制
御ユニツトに送るべきか否かを決定するようにし
たメモリ・アクセス制御方式に関するものであ
る。
第３図は計算機システムの概要を示す図であ
る。第３図において、１は主記憶ユニツト、２は
メモリ制御ユニツト、３−０と３−１は中央処理
装置、４はチヤネル制御装置をそれぞれ示してい
る。
る。第３図において、１は主記憶ユニツト、２は
メモリ制御ユニツト、３−０と３−１は中央処理
装置、４はチヤネル制御装置をそれぞれ示してい
る。
メモリ制御ユニツト２は、中央処理装置３−０
と３−１及びチヤネル制御装置４からの主記憶ア
クセスを制御する装置である。一般に主記憶ユニ
ツト１を構成するメモリのアクセス・タイムは、
装置３−０，３−１及び４並びにメモリ制御ユニ
ツト２のマシン・サイクルよりもかなり長いの
で、メモリ制御ユニツト２が毎マシン・サイクル
に各装置からのメモリ・アクセスを受付られるよ
うにするために、主記憶ユニツト１は、独立にア
クセスできる複数のメモリ・バンクから構成され
ている。
と３−１及びチヤネル制御装置４からの主記憶ア
クセスを制御する装置である。一般に主記憶ユニ
ツト１を構成するメモリのアクセス・タイムは、
装置３−０，３−１及び４並びにメモリ制御ユニ
ツト２のマシン・サイクルよりもかなり長いの
で、メモリ制御ユニツト２が毎マシン・サイクル
に各装置からのメモリ・アクセスを受付られるよ
うにするために、主記憶ユニツト１は、独立にア
クセスできる複数のメモリ・バンクから構成され
ている。
第４図はメモリ・バンク及びメモリ制御ユニツ
トを説明するための図である。第４図において、
５Ａないし５Ｄはメモリ・バンク、６は入力ポー
ト、７はパイプライン制御部、８はパイプライン
を構成するレジスタ、９は出力ポート、１０は書
込データ・レジスタ、１１は読出データ・レジス
タをそれぞれ示している。また、MSUは主記憶
ユニツト、MCUはメモリ制御ユニツトを意味し
ている。各装置からのメモリ・リクエストは、メ
モリ制御ユニツト２内の入力ポート６によつて受
付けられ、主記憶ユニツト１へのアクセス要求を
発生する。なお、入力ポート６は、各メモリ・リ
クエスト発行元装置毎に存在する。メモリ制御ユ
ニツト２は、各リクエストが持つアドレス情報等
により、アクセスするメモリ・バンクを判断し、
該当のメモリ・バンクに対してアクセス要求を発
行する。この際、メモリ制御ユニツト２は、各メ
モリ・バンクのビジー状態に関する情報をパイプ
ラインとして持ち、メモリ・バンクがビジーの間
は同一のメモリ・バンクにアクセスを行わないよ
うな制御を行う。また、入力ポートに新たなリク
エストを受け入れることが出来ない場合には、そ
の入力ポートに対応するメモリ・リクエスト発行
元装置に対してオンのポート・ビジー信号を送
る。主記憶ユニツト１のアクセス終了後メモリ・
アクセスの結果がリクエスト・エンドとして各装
置に返される。
トを説明するための図である。第４図において、
５Ａないし５Ｄはメモリ・バンク、６は入力ポー
ト、７はパイプライン制御部、８はパイプライン
を構成するレジスタ、９は出力ポート、１０は書
込データ・レジスタ、１１は読出データ・レジス
タをそれぞれ示している。また、MSUは主記憶
ユニツト、MCUはメモリ制御ユニツトを意味し
ている。各装置からのメモリ・リクエストは、メ
モリ制御ユニツト２内の入力ポート６によつて受
付けられ、主記憶ユニツト１へのアクセス要求を
発生する。なお、入力ポート６は、各メモリ・リ
クエスト発行元装置毎に存在する。メモリ制御ユ
ニツト２は、各リクエストが持つアドレス情報等
により、アクセスするメモリ・バンクを判断し、
該当のメモリ・バンクに対してアクセス要求を発
行する。この際、メモリ制御ユニツト２は、各メ
モリ・バンクのビジー状態に関する情報をパイプ
ラインとして持ち、メモリ・バンクがビジーの間
は同一のメモリ・バンクにアクセスを行わないよ
うな制御を行う。また、入力ポートに新たなリク
エストを受け入れることが出来ない場合には、そ
の入力ポートに対応するメモリ・リクエスト発行
元装置に対してオンのポート・ビジー信号を送
る。主記憶ユニツト１のアクセス終了後メモリ・
アクセスの結果がリクエスト・エンドとして各装
置に返される。
第５図はメモリ・リクエストがバンク・ビジー
にぶつからない場合の動作を示す図である。メモ
リ制御ユニツト２は、メモリ・リクエストがバン
ク・ビジーにぶつからない場合、サイクル毎にメ
モリ・リクエストを受付けることが出来る。
にぶつからない場合の動作を示す図である。メモ
リ制御ユニツト２は、メモリ・リクエストがバン
ク・ビジーにぶつからない場合、サイクル毎にメ
モリ・リクエストを受付けることが出来る。
第６図はメモリ・リクエスト発行元装置におけ
るリクエスト発行手段の従来例を示す図である。
第６図において、１２はメモリ・リクエスト・キ
ユー、１３はレジスタ、１４はNOT回路をそれ
ぞれ示している。装置内部で発生したメモリ・ア
クセス要求はメモリ・リクエスト・キユー１２に
キユーイングされ、キユー１２の先頭からメモリ
制御ユニツト２へのメモリ・リクエストが発行さ
れる。メモリ制御ユニツト２から送られて来るポ
ート・ビジー信号がオンであると、メモリ制御ユ
ニツト２へのメモリ・リクエストの発行は抑止さ
れる。
るリクエスト発行手段の従来例を示す図である。
第６図において、１２はメモリ・リクエスト・キ
ユー、１３はレジスタ、１４はNOT回路をそれ
ぞれ示している。装置内部で発生したメモリ・ア
クセス要求はメモリ・リクエスト・キユー１２に
キユーイングされ、キユー１２の先頭からメモリ
制御ユニツト２へのメモリ・リクエストが発行さ
れる。メモリ制御ユニツト２から送られて来るポ
ート・ビジー信号がオンであると、メモリ制御ユ
ニツト２へのメモリ・リクエストの発行は抑止さ
れる。
第７図はバンク・ビジーとなつた場合のメモリ
制御ユニツトの動作を説明するための図である。
メモリ・リクエスト発行元装置からのメモリ・リ
クエストがメモリ制御ユニツト２上でぶつからな
い場合は、第５図に示すように、うまくサイクル
毎にリクエストが流れるが、メモリ制御ユニツト
２上でバンク・ビジーとなつた場合には、第７図
に示すように、メモリ制御ユニツト２のポートが
ビジーとなり、ポート・ビジーの間はメモリ・リ
クエスト発行元装置は次のメモリ・リクエストを
発行できない。
制御ユニツトの動作を説明するための図である。
メモリ・リクエスト発行元装置からのメモリ・リ
クエストがメモリ制御ユニツト２上でぶつからな
い場合は、第５図に示すように、うまくサイクル
毎にリクエストが流れるが、メモリ制御ユニツト
２上でバンク・ビジーとなつた場合には、第７図
に示すように、メモリ制御ユニツト２のポートが
ビジーとなり、ポート・ビジーの間はメモリ・リ
クエスト発行元装置は次のメモリ・リクエストを
発行できない。
本発明は、上記の考察に基づくものであつて、
メモリ・リクエスト発行元装置が以前に発行した
メモリ・リクエストによるバンク・ビジーのため
にメモリ制御ユニツトがポート・ビジーとなり、
後続のメモリ・リクエストが発行できないという
事態を回避し、メモリ制御ユニツトのアクセスの
スループツトを向上させることができるメモリ・
アクセス制御方式を提供することを目的としてい
る。
メモリ・リクエスト発行元装置が以前に発行した
メモリ・リクエストによるバンク・ビジーのため
にメモリ制御ユニツトがポート・ビジーとなり、
後続のメモリ・リクエストが発行できないという
事態を回避し、メモリ制御ユニツトのアクセスの
スループツトを向上させることができるメモリ・
アクセス制御方式を提供することを目的としてい
る。
そしてそのため、本発明のメモリ・アクセス制
御方式は、 独立にアクセスできる複数のメモリ・バンクで
構成された主記憶ユニツトと、 パイプライン制御により複数のメモリ・バンク
を同時にアクセスできるメモリ制御ユニツトと、 該メモリ制御ユニツトに対してメモリ・リクエ
ストを発行するメモリ・リクエスト発行元装置と
を具備する情報処理システムにおけるメモリ・ア
クセス制御方式であつて、 上記メモリ・リクエスト発行元装置は、 入力側に供給されたメモリ・リクエストを取り
込み、これを記憶するメモリ・リクエスト・キユ
ーと、 以前に自装置から上記メモリ制御ユニツトに送
られたメモリ・リクエストによつてアクセスされ
るメモリ・バンクを特定するバンク情報を保持す
るバンク情報保持機構と、 制御部と、 選択手段と を有し、 上記選択手段は、上記制御部がメモリ制御ユニ
ツトへの送出を指示した場合には、上記メモリ・
リクエスト・キユーから読み出されたメモリ・リ
クエストを上記メモリ制御ユニツトに送り、メモ
リ・リクエスト・キユーへのリキユーを指示した
場合には、上記メモリ・リクエスト・キユーから
読み出されたメモリ・リクエストを上記メモリ・
リクエスト・キユーの入力側に送るように構成さ
れ、 上記制御部は、 (a) 上記メモリ制御ユニツトからポート・ビジー
が通知されていないことを条件として上記メモ
リ・リクエスト・キユーからメモリ・リクエス
トを読み出し、 (b) 読み出されたメモリ・リクエストによつてア
クセスされるバンクの番号と一致するものが上
記バンク情報保持機構の中に存在するか否かを
調べ、 (c) 一致するものがない場合には上記選択手段に
対してメモリ制御ユニツトへの送出を指示し、
一致するものがある場合には上記選択手段に対
してメモリ・リクエスト・キユーへのリキユー
を指示し、 (d) 上記(c)の処理を行つた後、再び上記(a)の処理
を行う ように構成されている ことを特徴とするものである。
御方式は、 独立にアクセスできる複数のメモリ・バンクで
構成された主記憶ユニツトと、 パイプライン制御により複数のメモリ・バンク
を同時にアクセスできるメモリ制御ユニツトと、 該メモリ制御ユニツトに対してメモリ・リクエ
ストを発行するメモリ・リクエスト発行元装置と
を具備する情報処理システムにおけるメモリ・ア
クセス制御方式であつて、 上記メモリ・リクエスト発行元装置は、 入力側に供給されたメモリ・リクエストを取り
込み、これを記憶するメモリ・リクエスト・キユ
ーと、 以前に自装置から上記メモリ制御ユニツトに送
られたメモリ・リクエストによつてアクセスされ
るメモリ・バンクを特定するバンク情報を保持す
るバンク情報保持機構と、 制御部と、 選択手段と を有し、 上記選択手段は、上記制御部がメモリ制御ユニ
ツトへの送出を指示した場合には、上記メモリ・
リクエスト・キユーから読み出されたメモリ・リ
クエストを上記メモリ制御ユニツトに送り、メモ
リ・リクエスト・キユーへのリキユーを指示した
場合には、上記メモリ・リクエスト・キユーから
読み出されたメモリ・リクエストを上記メモリ・
リクエスト・キユーの入力側に送るように構成さ
れ、 上記制御部は、 (a) 上記メモリ制御ユニツトからポート・ビジー
が通知されていないことを条件として上記メモ
リ・リクエスト・キユーからメモリ・リクエス
トを読み出し、 (b) 読み出されたメモリ・リクエストによつてア
クセスされるバンクの番号と一致するものが上
記バンク情報保持機構の中に存在するか否かを
調べ、 (c) 一致するものがない場合には上記選択手段に
対してメモリ制御ユニツトへの送出を指示し、
一致するものがある場合には上記選択手段に対
してメモリ・リクエスト・キユーへのリキユー
を指示し、 (d) 上記(c)の処理を行つた後、再び上記(a)の処理
を行う ように構成されている ことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明の１実施例のブロツク図、第２
図は第１図の実施例の動作を説明するためのタイ
ムチヤートである。第１図において、１５は制御
部、１６1ないし１６oはパイプラインを構成する
レジスタ、１７はセレクタ、Ｐはパイプラインを
それぞれ示している。制御部１５は、メモリ・リ
クエスト・キユー１２から取出されるメモリ・リ
クエストとレジスタ１６1ないし１６oに保持され
ている情報とを比較し、レジスタ１６1ないし１
６oの中に保存されているバンク情報の中にその
メモリ・リクエストがアクセスするバンク番号が
あれば、セレクタ１７に対してそのメモリ・リク
エストを再びメモリ・リクエスト・キユー１２に
キユーイングすべきことを指定し、なければ、セ
レクタ１７に対してそのメモリ・リクエストをメ
モリ制御ユニツト２に発進させるべきことを指示
する。レジスタ１６1ないし１６oはパイプライン
Ｐを構成するものであり、このパイプラインＰの
中にはメモリ・リクエスト発行元装置が以前に発
行したリクエストによつてアクセスされるバンク
を特定するためのバンク情報が保存されており、
１クロツク毎にレジスタ１６iの内容はレジスタ
１６i+1に移される。セレクタ１７は、制御部１
５からの制御信号に応じてメモリ・リクエスト・
キユー１２から取出されたメモリ・リクエストを
メモリ・リクエスト・キユー１２にリキユーした
り、メモリ制御ユニツト２へ送つたりするもので
ある。メモリ・リクエスト・キユー１２には、装
置内部で発生したリクエスト要求もキユーイング
される。
図は第１図の実施例の動作を説明するためのタイ
ムチヤートである。第１図において、１５は制御
部、１６1ないし１６oはパイプラインを構成する
レジスタ、１７はセレクタ、Ｐはパイプラインを
それぞれ示している。制御部１５は、メモリ・リ
クエスト・キユー１２から取出されるメモリ・リ
クエストとレジスタ１６1ないし１６oに保持され
ている情報とを比較し、レジスタ１６1ないし１
６oの中に保存されているバンク情報の中にその
メモリ・リクエストがアクセスするバンク番号が
あれば、セレクタ１７に対してそのメモリ・リク
エストを再びメモリ・リクエスト・キユー１２に
キユーイングすべきことを指定し、なければ、セ
レクタ１７に対してそのメモリ・リクエストをメ
モリ制御ユニツト２に発進させるべきことを指示
する。レジスタ１６1ないし１６oはパイプライン
Ｐを構成するものであり、このパイプラインＰの
中にはメモリ・リクエスト発行元装置が以前に発
行したリクエストによつてアクセスされるバンク
を特定するためのバンク情報が保存されており、
１クロツク毎にレジスタ１６iの内容はレジスタ
１６i+1に移される。セレクタ１７は、制御部１
５からの制御信号に応じてメモリ・リクエスト・
キユー１２から取出されたメモリ・リクエストを
メモリ・リクエスト・キユー１２にリキユーした
り、メモリ制御ユニツト２へ送つたりするもので
ある。メモリ・リクエスト・キユー１２には、装
置内部で発生したリクエスト要求もキユーイング
される。
第２図は第１図の実施例の動作を説明するため
のタイムチヤートである。第３図において、RQ
１ないしRQ５はメモリ・リクエストを示してい
る。図示の例では、メモリ・リクエストRQ１が
バンクＡを、メモリ・リクエストRQ２がバンク
Ｂを、メモリ・リクエストRQ３がバンクＡを、
メモリ・リクエストRQ４がバンクＣを、メモ
リ・リクエストRQ５がバンクＤをアクセスする
ものと仮定している。また、最初はパイプライン
Ｐには何も保存されていないものと仮定する。メ
モリ・リクエストRQ１がメモリ・リクエスト・
キユー１２から取出されると、このメモリ・リク
エストRQ１はメモリ制御ユニツト２に送られ、
バンクＡを示すバンク情報がパイプラインＰに入
力される。メモリ・リクエストRQ２がメモリ・
リクエスト・キユー１２から取出されると、この
メモリ・リクエストRQ２はメモリ制御ユニツト
２に送られ、バンクＢを示すバンク情報がパイプ
ラインＰに入力される。メモリ・リクエストRQ
３がメモリ・リクエスト・キユー１２から取出さ
れると、このメモリ・リクエストRQ３はバンク
Ａをアクセスすべきものであり且つパイプライン
Ｐの中にバンクＡを示すバンク情報があるので、
メモリ・リクエスト・キユー１２にリキユーされ
る。以下同様にメモリ・リクエストRQ４及び
RQ５がメモリ制御ユニツト２へ送られる。メモ
リ・リクエストRQ３は再びメモリ・リクエス
ト・キユー１２から取出されるが、この時にパイ
プラインＰの中に存在せず、メモリRQ１による
メモリ・バンクＡのアクセスが終了しているとす
ると、このメモリ・リクエストRQ３はメモリ制
御ユニツト２に送られる。この実施例では、メモ
リ・アクセス時間を5τとして扱つているが、これ
がもつと長い場合は発明の効果がさらに顕著にな
る。また、チヤネル制御装置においては、メモ
リ・アクセスに順序性が必要とされない場合が多
いので、本発明は特に有効である。なお、本実施
例においても、他装置からのメモリ・アクセス等
により、バンク・ビジー及びポート・ビジーの状
態になる可能性がある。この場合、従来例と同様
にリクエスト発行の延期が制御部１５によりなさ
れる。
のタイムチヤートである。第３図において、RQ
１ないしRQ５はメモリ・リクエストを示してい
る。図示の例では、メモリ・リクエストRQ１が
バンクＡを、メモリ・リクエストRQ２がバンク
Ｂを、メモリ・リクエストRQ３がバンクＡを、
メモリ・リクエストRQ４がバンクＣを、メモ
リ・リクエストRQ５がバンクＤをアクセスする
ものと仮定している。また、最初はパイプライン
Ｐには何も保存されていないものと仮定する。メ
モリ・リクエストRQ１がメモリ・リクエスト・
キユー１２から取出されると、このメモリ・リク
エストRQ１はメモリ制御ユニツト２に送られ、
バンクＡを示すバンク情報がパイプラインＰに入
力される。メモリ・リクエストRQ２がメモリ・
リクエスト・キユー１２から取出されると、この
メモリ・リクエストRQ２はメモリ制御ユニツト
２に送られ、バンクＢを示すバンク情報がパイプ
ラインＰに入力される。メモリ・リクエストRQ
３がメモリ・リクエスト・キユー１２から取出さ
れると、このメモリ・リクエストRQ３はバンク
Ａをアクセスすべきものであり且つパイプライン
Ｐの中にバンクＡを示すバンク情報があるので、
メモリ・リクエスト・キユー１２にリキユーされ
る。以下同様にメモリ・リクエストRQ４及び
RQ５がメモリ制御ユニツト２へ送られる。メモ
リ・リクエストRQ３は再びメモリ・リクエス
ト・キユー１２から取出されるが、この時にパイ
プラインＰの中に存在せず、メモリRQ１による
メモリ・バンクＡのアクセスが終了しているとす
ると、このメモリ・リクエストRQ３はメモリ制
御ユニツト２に送られる。この実施例では、メモ
リ・アクセス時間を5τとして扱つているが、これ
がもつと長い場合は発明の効果がさらに顕著にな
る。また、チヤネル制御装置においては、メモ
リ・アクセスに順序性が必要とされない場合が多
いので、本発明は特に有効である。なお、本実施
例においても、他装置からのメモリ・アクセス等
により、バンク・ビジー及びポート・ビジーの状
態になる可能性がある。この場合、従来例と同様
にリクエスト発行の延期が制御部１５によりなさ
れる。
（発明の効果）
以上の説明から明らかなように、本発明によれ
ば、装置において、メモリ・アクセスのスループ
ツト及びレスポンスを向上させることができる。
ば、装置において、メモリ・アクセスのスループ
ツト及びレスポンスを向上させることができる。
第１図は本発明の１実施例のブロツク図、第２
図は第１図の動作を示すタイムチヤート、第３図
は計算機の概要を示す図、第４図はメモリ・バン
クとメモリ制御ユニツトを説明するための図、第
５図はメモリ・リクエストがバンク・ビジーにぶ
つからない場合のメモリ制御ユニツトの動作を示
す図、第６図はメモリ・リクエスト発行元装置に
おけるリクエスト発行手段の従来例を示す図、第
７図はバンク・ビジーとなつた場合のメモリ制御
ユニツトの動作を示す図である。 １……主記憶ユニツト、２……メモリ制御ユニ
ツト、３−０と３−１……中央処理装置、４……
チヤネル制御装置、５Ａないし５Ｄ……メモリ・
バンク、６……入力ポート、７……パイプライン
制御部、８……パイプラインを構成するレジス
タ、９……出力ポート、１０……書込データ・レ
ジスタ、１１……読出データ・レジスタ、１２…
…メモリ・リクエスト・キユー、１３……レジス
タ、１４……NOT回路、１５……制御部、１６1
ないし１６o……パイプラインを構成するレジス
タ、１７……セレクタ、Ｐ……パイプライン。
図は第１図の動作を示すタイムチヤート、第３図
は計算機の概要を示す図、第４図はメモリ・バン
クとメモリ制御ユニツトを説明するための図、第
５図はメモリ・リクエストがバンク・ビジーにぶ
つからない場合のメモリ制御ユニツトの動作を示
す図、第６図はメモリ・リクエスト発行元装置に
おけるリクエスト発行手段の従来例を示す図、第
７図はバンク・ビジーとなつた場合のメモリ制御
ユニツトの動作を示す図である。 １……主記憶ユニツト、２……メモリ制御ユニ
ツト、３−０と３−１……中央処理装置、４……
チヤネル制御装置、５Ａないし５Ｄ……メモリ・
バンク、６……入力ポート、７……パイプライン
制御部、８……パイプラインを構成するレジス
タ、９……出力ポート、１０……書込データ・レ
ジスタ、１１……読出データ・レジスタ、１２…
…メモリ・リクエスト・キユー、１３……レジス
タ、１４……NOT回路、１５……制御部、１６1
ないし１６o……パイプラインを構成するレジス
タ、１７……セレクタ、Ｐ……パイプライン。
Claims (1)
- 【特許請求の範囲】 １ 独立にアクセスできる複数のメモリ・バンク
で構成された主記憶ユニツトと、 パイプライン制御により複数のメモリ・バンク
を同時にアクセスできるメモリ制御ユニツトと、 該メモリ制御ユニツトに対してメモリ・リクエ
ストを発行するメモリ・リクエスト発行元装置と
を具備する情報処理システムにおけるメモリ・ア
クセス制御方式であつて、 上記メモリ・リクエスト発行元装置は、 入力側に供給されたメモリ・リクエストを取り
込み、これを記憶するメモリ・リクエスト・キユ
ーと、 以前に自装置から上記メモリ制御ユニツトに送
られたメモリ・リクエストによつてアクセスされ
るメモリ・バンクを特定するバンク情報を保持す
るバンク情報保持機構と、 制御部と、 選択手段と を有し、 上記選択手段は、上記制御部がメモリ制御ユニ
ツトへの送出を指示した場合には、上記メモリ・
リクエスト・キユーから読み出されたメモリ・リ
クエストを上記メモリ制御ユニツトに送り、メモ
リ・リクエスト・キユーへのリキユーを指示した
場合には、上記メモリ・リクエスト・キユーから
読み出されたメモリ・リクエストを上記メモリ・
リクエスト・キユーの入力側に送るように構成さ
れ、 上記制御部は、 (a) 上記メモリ制御ユニツトからポート・ビジー
が通知されていないことを条件として上記メモ
リ・リクエスト・キユーからメモリ・リクエス
トを読み出し、 (b) 読み出されたメモリ・リクエストによつてア
クセスされるバンクの番号と一致するものが上
記バンク情報保持機構の中に存在するか否かを
調べ、 (c) 一致するものがない場合には上記選択手段に
対してメモリ制御ユニツトへの送出を指示し、
一致するものがある場合には上記選択手段に対
してメモリ・リクエスト・キユーへのリキユー
を指示し、 (d) 上記(c)の処理を行つた後、再び上記(a)の処理
を行う ように構成されている ことを特徴とするメモリ・アクセス制御方式。 ２ 上記メモリ制御ユニツトは、複数のメモリ・
リクエスト発行元装置と接続されると共に、バン
ク・ビジー情報を有する ことを特徴とする特許請求の範囲第１項記載のメ
モリ・アクセス制御方式。 ３ 上記メモリ制御ユニツトは、複数のメモリ・
リクエスト発行元装置と接続され、前記複数のメ
モリ・リクエスト発行元装置からのメモリ・リク
エストを受け入れる複数のポートを有し、 上記ポートがビジーの場合には、メモリ・リク
エスト発行元装置にビジーを送出する ことを特徴とする特許請求の範囲第１項記載のメ
モリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331384A JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331384A JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6191740A JPS6191740A (ja) | 1986-05-09 |
| JPH0341856B2 true JPH0341856B2 (ja) | 1991-06-25 |
Family
ID=16637068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21331384A Granted JPS6191740A (ja) | 1984-10-12 | 1984-10-12 | メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191740A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234253A (ja) * | 1985-08-06 | 1987-02-14 | Sharp Corp | メモリアクセス制御装置 |
| JPS641046A (en) * | 1987-03-04 | 1989-01-05 | Nec Corp | Memory access control system |
| JP3157507B2 (ja) * | 1990-03-14 | 2001-04-16 | 日本電気株式会社 | データ処理装置 |
| JP2626154B2 (ja) * | 1990-04-18 | 1997-07-02 | 日本電気株式会社 | メモリアクセス制御装置 |
| JP3092566B2 (ja) * | 1997-10-30 | 2000-09-25 | 日本電気株式会社 | パイプライン方式のバスを用いたメモリ制御方式 |
| WO2018134882A1 (ja) * | 2017-01-17 | 2018-07-26 | オリンパス株式会社 | メモリアクセス装置、画像処理装置、および撮像装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584375B2 (ja) * | 1977-06-13 | 1983-01-26 | 富士通株式会社 | メモリ・アクセス制御方式 |
| JPS59161756A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 記憶制御方式 |
-
1984
- 1984-10-12 JP JP21331384A patent/JPS6191740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6191740A (ja) | 1986-05-09 |
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