JPS588336A - デ−タ転送方法 - Google Patents
デ−タ転送方法Info
- Publication number
- JPS588336A JPS588336A JP10437081A JP10437081A JPS588336A JP S588336 A JPS588336 A JP S588336A JP 10437081 A JP10437081 A JP 10437081A JP 10437081 A JP10437081 A JP 10437081A JP S588336 A JPS588336 A JP S588336A
- Authority
- JP
- Japan
- Prior art keywords
- data
- file
- memory
- transfer
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、計算機システムにおける、主メモリと、入出
力チャネルを介して接続されるファイルメモリとの間の
データ転送方式に係り、轡に補数台のファイルメモリを
備え九時に好適な主メモリとの間のデータ転送方法に関
する。
力チャネルを介して接続されるファイルメモリとの間の
データ転送方式に係り、轡に補数台のファイルメモリを
備え九時に好適な主メモリとの間のデータ転送方法に関
する。
計算機システムのファイルメモリとしては１磁。
気ディスクなど多種類のものが実用化されておｐ１１磁
さらに磁気バブルメモリが実用化されつつある。
さらに磁気バブルメモリが実用化されつつある。
ファイルメモリに要求される主性能の１つは、主メモリ
との間で高速にブロックデータを転送できることであシ
、そのデータ転送方式としてはダイレクトメモリアクセ
ス（ＤＭＡ）方式が広く用いられている。
との間で高速にブロックデータを転送できることであシ
、そのデータ転送方式としてはダイレクトメモリアクセ
ス（ＤＭＡ）方式が広く用いられている。
第１図は、従来のＤＭＡデータ転送方式を説明するブロ
ック図である。主メ毫り１とＣＰＵ６、およびファイル
メモリ２がＤＭＡチャネル３を介してシステムパス４に
結合されている。バスコントローラ５は、システムパス
４の時分割占有割付を制御し、主メモリ１とファイルメ
モリ２０間でブロックデータを転送する場合、まずＤＭ
Ａチャネル３にプログラムによって初期値が設定される
と、ＤＭＡ’？ヤネル３は、パスコントローラ５にシス
テムパス４の占有を打診しながらデータ転送を遂行する
。
ック図である。主メ毫り１とＣＰＵ６、およびファイル
メモリ２がＤＭＡチャネル３を介してシステムパス４に
結合されている。バスコントローラ５は、システムパス
４の時分割占有割付を制御し、主メモリ１とファイルメ
モリ２０間でブロックデータを転送する場合、まずＤＭ
Ａチャネル３にプログラムによって初期値が設定される
と、ＤＭＡ’？ヤネル３は、パスコントローラ５にシス
テムパス４の占有を打診しながらデータ転送を遂行する
。
１ｇ２図はＤＭＡチャネル３の詳細を示すブロック図で
あり、ＤＭＡチャネル内には、主メモリ１のアドレスを
指定する主メモリアドレスレジスタ７、残シデータ転送
語数ｔＥ憶するデータカウントレジスタ８、ファイルメ
モリ２内のアドレスを指定するデータアドレスレジスタ
９および制御回路ｌＯから成シ、プログラムによってレ
ジスタ７〜９に初期値がセットされると、ファイルメモ
リ２からのデータ転送要求を受けてシステムパス４を占
有し、主メモリアドレスレジスタ７の内容をアドレスバ
ス４１Ｋａ：ｉ力し、データアドレス９によって指定し
たファイルメモリデバイス１１内アドレスと、主メモリ
アドレスレジスタ７で指定した主メモリ内アドレスの間
で一１１＃！のデータ転送をデータレジスタ１２．デー
タバス４２１−経由して行う６１＃Ｊデータ転送毎に主
メモリアドレスレジスタ７、およびデータアドレスレジ
スタ９の内容を＋１し、データカウントレジスタ８の内
容を−１する。この動作とデータカウントレジスタの内
容が０になるまで遂行することで、ＤＭＡチャネルは所
定のブロックデータの転送をプロ□゛グラムの介入なし
に遂行し得る。
あり、ＤＭＡチャネル内には、主メモリ１のアドレスを
指定する主メモリアドレスレジスタ７、残シデータ転送
語数ｔＥ憶するデータカウントレジスタ８、ファイルメ
モリ２内のアドレスを指定するデータアドレスレジスタ
９および制御回路ｌＯから成シ、プログラムによってレ
ジスタ７〜９に初期値がセットされると、ファイルメモ
リ２からのデータ転送要求を受けてシステムパス４を占
有し、主メモリアドレスレジスタ７の内容をアドレスバ
ス４１Ｋａ：ｉ力し、データアドレス９によって指定し
たファイルメモリデバイス１１内アドレスと、主メモリ
アドレスレジスタ７で指定した主メモリ内アドレスの間
で一１１＃！のデータ転送をデータレジスタ１２．デー
タバス４２１−経由して行う６１＃Ｊデータ転送毎に主
メモリアドレスレジスタ７、およびデータアドレスレジ
スタ９の内容を＋１し、データカウントレジスタ８の内
容を−１する。この動作とデータカウントレジスタの内
容が０になるまで遂行することで、ＤＭＡチャネルは所
定のブロックデータの転送をプロ□゛グラムの介入なし
に遂行し得る。
さて、ＤＭＡ転送方式における主メモリ１と７アイフル
メ主り２との間のデータ転送スピードは、主メモリ１お
よびＤＭＡチャネル３の動作スピードがファイルメモリ
２の動作スピードに比べ充分に早い丸め、はとんどファ
イルメモリの動作スピードによって決まる。このファイ
ルメモリ２の動作スビーＰはアクセスタイムと、データ
転送レートにデータ転送語数をかけたデータ転送時間の
和で表わすことが出来る。
メ主り２との間のデータ転送スピードは、主メモリ１お
よびＤＭＡチャネル３の動作スピードがファイルメモリ
２の動作スピードに比べ充分に早い丸め、はとんどファ
イルメモリの動作スピードによって決まる。このファイ
ルメモリ２の動作スビーＰはアクセスタイムと、データ
転送レートにデータ転送語数をかけたデータ転送時間の
和で表わすことが出来る。
ところで、近年実用化されつつある磁気バブルメモリは
アクセスタイムが小さく、データ転送レートが小さい特
性を有しており、磁気バブルメモリを複数個並列にアク
セスし得れば、データ転送スピードを大巾に改善できる
ｉ能性がある。
アクセスタイムが小さく、データ転送レートが小さい特
性を有しており、磁気バブルメモリを複数個並列にアク
セスし得れば、データ転送スピードを大巾に改善できる
ｉ能性がある。
並列アクセスの５１つの手段としては、従来、第３図に
示す如く複数台のファイルメモリデバイス１０１〜１０
４を単純並列化し同時アクセスする方法があつ九。
示す如く複数台のファイルメモリデバイス１０１〜１０
４を単純並列化し同時アクセスする方法があつ九。
しかしながら、磁気バブルメモリでは、その製造時の歩
留シを向上させる目的から、記憶ループ内に欠陥を許容
することが一般化しており′、この丸め欠陥をスキップ
しながらアクセスする必要があり、複数個のデバイス間
で同期をとることができず、第３図に示したような単純
並列方式が使用できないという問題がある。
留シを向上させる目的から、記憶ループ内に欠陥を許容
することが一般化しており′、この丸め欠陥をスキップ
しながらアクセスする必要があり、複数個のデバイス間
で同期をとることができず、第３図に示したような単純
並列方式が使用できないという問題がある。
本発明の目的は、磁気バブルメモリのようＫ。
デバイス相互間で同期化が困難なファイルメモリに対し
て、並列アクセスを行い得るようにした主メモリとファ
イルメモリの間のデータ転送方法を提供するにある。
て、並列アクセスを行い得るようにした主メモリとファ
イルメモリの間のデータ転送方法を提供するにある。
本発明は、任意の１ブロツクデータを複数台のファイル
メモリに分割して格納し、この各ファイルメモリ対応に
設けられたＤＭＡチャネルによって各ファイルを並列ア
クセスし、その結果各ＤＭＡ−チャネルが時分割で非同
期的にパスを介して主メ、モリどデータ転送を行うこと
を特徴とする。
メモリに分割して格納し、この各ファイルメモリ対応に
設けられたＤＭＡチャネルによって各ファイルを並列ア
クセスし、その結果各ＤＭＡ−チャネルが時分割で非同
期的にパスを介して主メ、モリどデータ転送を行うこと
を特徴とする。
以下、本発明を実施例により詳細に説明する。
第４図は本発明の一実施例金示すブロック図で、２台の
ファイルメモリ、２１．！２２が各々ＤＭＡチャネル３
０．３２を介してバス４に結合され、主メモリ１、ＣＰ
Ｕ６と接続されている。ファイルメモリ２０．．２１の
種類は特に磁気パシルメモリに限定するものでは外＜、
一般のファイルメモリと考えてもよい。ＤＭＡチャネル
３１．３２は第２図に示した従来のものと類似じ九構成
であ゛るが、主メモリアドレスレジスタ７１．７２の更
新方法が異っている。すなわち、第２図に示した従来の
ＤＭＡチャネル３では、主メモリアドレスレジスタ７、
の内容は、１＃転送毎に＋ｆして更新されたが、第４図
の主メモリアドレスレジスタ’１１．７２では、１晧転
送毎に＋２するように構成されている。
ファイルメモリ、２１．！２２が各々ＤＭＡチャネル３
０．３２を介してバス４に結合され、主メモリ１、ＣＰ
Ｕ６と接続されている。ファイルメモリ２０．．２１の
種類は特に磁気パシルメモリに限定するものでは外＜、
一般のファイルメモリと考えてもよい。ＤＭＡチャネル
３１．３２は第２図に示した従来のものと類似じ九構成
であ゛るが、主メモリアドレスレジスタ７１．７２の更
新方法が異っている。すなわち、第２図に示した従来の
ＤＭＡチャネル３では、主メモリアドレスレジスタ７、
の内容は、１＃転送毎に＋ｆして更新されたが、第４図
の主メモリアドレスレジスタ’１１．７２では、１晧転
送毎に＋２するように構成されている。
第５図は、主メモリアドレスレジスタ７１を、１語転送
毎に＋２するための構成例を示し喪もので、ＤＭＡチャ
ネル３１のうち、主メモリアドレス発生に関連する部分
のみをとり出して示している。主メモリアドレスレジス
タ７２も同様である。
毎に＋２するための構成例を示し喪もので、ＤＭＡチャ
ネル３１のうち、主メモリアドレス発生に関連する部分
のみをとり出して示している。主メモリアドレスレジス
タ７２も同様である。
すなわち第５図において、ＤＭＡチャネルＪ１内には、
主メモリアドレスを発生するために、主メモリアドレス
レジスタ７１とは別に、プログラムに本って初期設定さ
れるもう１個のレジスタ、すなわち主メモリのアドレス
更新単位を格納するアドレス【新レジスタ１５と、加算
器１６、データセレクタ１３、およびこれもを制御する
ための制御回路１７を設けている。
主メモリアドレスを発生するために、主メモリアドレス
レジスタ７１とは別に、プログラムに本って初期設定さ
れるもう１個のレジスタ、すなわち主メモリのアドレス
更新単位を格納するアドレス【新レジスタ１５と、加算
器１６、データセレクタ１３、およびこれもを制御する
ための制御回路１７を設けている。
このような構成において、まずプログラムによる初期デ
ータの設定時には、制御回路１７の指示によって、デー
タセレクタ１３はデータバス４２を介して送られてきた
プログラム指定の主メモリアドレスの先頭番地情報を主
メモリアドレスレジスタ７１に、セットし、また同時に
アドレス夏＼新データがアドレス更新レジスタ１５ヘセ
ツトされる。ここで、アドレス−新データは、プログラ
ムによって任意値を設定し得るが、本実施例では、値２
がプログラムされているとする。
ータの設定時には、制御回路１７の指示によって、デー
タセレクタ１３はデータバス４２を介して送られてきた
プログラム指定の主メモリアドレスの先頭番地情報を主
メモリアドレスレジスタ７１に、セットし、また同時に
アドレス夏＼新データがアドレス更新レジスタ１５ヘセ
ツトされる。ここで、アドレス−新データは、プログラ
ムによって任意値を設定し得るが、本実施例では、値２
がプログラムされているとする。
かくして、初期値設定完了の後、データ転送中において
は、データセレクタ１３は、加算器１６からのデータを
出九するように制御回路１７にょシ切替えられ％ １
１１１データの転送が終ると、主メモリアドレスレジス
タ７１には、それ自身の内容にアドレス劇新レジスタ１
′５にセットされ九定数すなわち２を加えたデータが再
格納される。かくして、主メモリアドレスタフ１は、１
＃ｉ転送毎に＋２され、その値が主メモリアドレスとし
てゲート１４を介してアドレスバス４１へ出力される。
は、データセレクタ１３は、加算器１６からのデータを
出九するように制御回路１７にょシ切替えられ％ １
１１１データの転送が終ると、主メモリアドレスレジス
タ７１には、それ自身の内容にアドレス劇新レジスタ１
′５にセットされ九定数すなわち２を加えたデータが再
格納される。かくして、主メモリアドレスタフ１は、１
＃ｉ転送毎に＋２され、その値が主メモリアドレスとし
てゲート１４を介してアドレスバス４１へ出力される。
このようにして、＠４図の主メモリアドレスレジスタ７
１．７２は上記実施例の如く、１語転送毎４Ｃ＋２され
、またデータカウントレジスタ８１゜８２、データアド
レスレジスタ９１．９２はそれぞれ−１、および＋１さ
れ、データカウントレジスタ８１．８２の内容が０にな
るまで各ＤＭＡチャネル３１，３２はデータ転送を遂行
する。
１．７２は上記実施例の如く、１語転送毎４Ｃ＋２され
、またデータカウントレジスタ８１゜８２、データアド
レスレジスタ９１．９２はそれぞれ−１、および＋１さ
れ、データカウントレジスタ８１．８２の内容が０にな
るまで各ＤＭＡチャネル３１，３２はデータ転送を遂行
する。
以上説明した本実施例の構成および各部の動作にもとづ
いて、本発明のデータ転送方法について以下説明する。
いて、本発明のデータ転送方法について以下説明する。
第６図は５個のブロックデータをアクセスする時を例と
して、ＣＰＵ６のプログラムによシ、各ＤＭＡチャネル
３１．３２の各レジスタに設定する初期値の例を示すも
ので、ファイルメモリ２１からは０〜２番地の３語を、
ファイルメモリ２２からは０〜１番地の２９を読み出す
ことを指示している。これらの５語は第１図に示すよう
に主メモリ１内の０〜４番地のブロックデータｄ・〜ｄ
４と対応づけられて以下のように転送される。
して、ＣＰＵ６のプログラムによシ、各ＤＭＡチャネル
３１．３２の各レジスタに設定する初期値の例を示すも
ので、ファイルメモリ２１からは０〜２番地の３語を、
ファイルメモリ２２からは０〜１番地の２９を読み出す
ことを指示している。これらの５語は第１図に示すよう
に主メモリ１内の０〜４番地のブロックデータｄ・〜ｄ
４と対応づけられて以下のように転送される。
まずＤＭＡチャネル３１では、第６図の初期値、に従っ
てファイルメモリ２１のデータアドレスレジネタ９１（
第４図）にセットされた０番地から、データカウントレ
ジスタ８１にセットされた３語を、すなわちθ〜２番地
の３語を続けて読み出し、これらを主メモリアドレスレ
ジスタ７１の指定する主メモリアドレスに転送する。主
メモリアドレスレジスタ７１は第５図で説明し九ように
１語転送ごとく＋２されるので、上記の３語は主メモリ
１の０．２．４番地Ｋ１１ｉ納されることになる。一方
ＤＭＡチャネル３２の動作も同様で、データアドレスレ
ジスタ９２にセットされた０番地からデータカウントレ
ジスタ８２にセットされた２語、すなわちファイルメモ
リ２２００．１番地の２語を、主メモリアドレスレジス
タ７２の指示する主メモリ１の１．３番ｊｌｈＫ転送す
る。
てファイルメモリ２１のデータアドレスレジネタ９１（
第４図）にセットされた０番地から、データカウントレ
ジスタ８１にセットされた３語を、すなわちθ〜２番地
の３語を続けて読み出し、これらを主メモリアドレスレ
ジスタ７１の指定する主メモリアドレスに転送する。主
メモリアドレスレジスタ７１は第５図で説明し九ように
１語転送ごとく＋２されるので、上記の３語は主メモリ
１の０．２．４番地Ｋ１１ｉ納されることになる。一方
ＤＭＡチャネル３２の動作も同様で、データアドレスレ
ジスタ９２にセットされた０番地からデータカウントレ
ジスタ８２にセットされた２語、すなわちファイルメモ
リ２２００．１番地の２語を、主メモリアドレスレジス
タ７２の指示する主メモリ１の１．３番ｊｌｈＫ転送す
る。
この時の転送のタイムチャート例を第８図に示す、ｉず
ＣＰＵ６から前述のように初期値のセットが各ＤＭＡチ
ャネル３１．３２に：対して行われ、各チャネルへの起
動８Ｔ、１，８Ｔ２がかけられる。
ＣＰＵ６から前述のように初期値のセットが各ＤＭＡチ
ャネル３１．３２に：対して行われ、各チャネルへの起
動８Ｔ、１，８Ｔ２がかけられる。
この起動はシリアルであるが、ファイルメモリ動作速度
から見ればほぼ同時起動とみなしうる。起動８Ｔ１，８
Ｔ２がかかると、ＤＭＡチャネル３１．３２＃ｉそれぞ
れアクセスタイムＡＴＩ。
から見ればほぼ同時起動とみなしうる。起動８Ｔ１，８
Ｔ２がかかると、ＤＭＡチャネル３１．３２＃ｉそれぞ
れアクセスタイムＡＴＩ。
ＡＴ２を経てまずデータｄ、、ｄ、をアクセスし、これ
らはバス４の転送占有時間ｔ、（１語につき）でもって
主メモリへ転送される。このデータｄ、＃ｄ、の転送は
、先にアクセスされ九万がパス；ントロー２５にパス占
有権を要求することによって転送される。続いて各ファ
イルメモリのデータ転送レー）’ｅ＊’を後にそれぞれ
次のデータＧｔｄ、が各ファイルで並列にアクセスされ
、アクセス完了時点で上記と同様に各々主メモリへ転送
される。ここで第８図の例ではファイルメモリ２２のア
クセスは終了するが、ファイルメモリ２１の方はもう１
個のｄ、がアクセスされて転送されてこのファイルアク
セスも終了する。
らはバス４の転送占有時間ｔ、（１語につき）でもって
主メモリへ転送される。このデータｄ、＃ｄ、の転送は
、先にアクセスされ九万がパス；ントロー２５にパス占
有権を要求することによって転送される。続いて各ファ
イルメモリのデータ転送レー）’ｅ＊’を後にそれぞれ
次のデータＧｔｄ、が各ファイルで並列にアクセスされ
、アクセス完了時点で上記と同様に各々主メモリへ転送
される。ここで第８図の例ではファイルメモリ２２のア
クセスは終了するが、ファイルメモリ２１の方はもう１
個のｄ、がアクセスされて転送されてこのファイルアク
セスも終了する。
この転送動作で、データ転送レートｔ・ｅ’ｌｅ・・・
等は、磁気パルプメモリの場合、スキップの影響で必ず
しも同一の値とはならず、上記の各データの転送は不規
則な時間的間隔で行われ、また順序が入れ代るこ−とも
あシ、従来のインターリーブ方式のように完全な同期動
作はできないが、各データは主メモリアドレスレジスタ
７１．７２の指示する主メモリ１のアドレスで、パス４
を時分割的に利用して確実に転送され、１ブロツク（こ
の場合５語）の全転送時間ｔ！は１個のファイルメ、
モリ便用時よりも大幅に短縮される。
等は、磁気パルプメモリの場合、スキップの影響で必ず
しも同一の値とはならず、上記の各データの転送は不規
則な時間的間隔で行われ、また順序が入れ代るこ−とも
あシ、従来のインターリーブ方式のように完全な同期動
作はできないが、各データは主メモリアドレスレジスタ
７１．７２の指示する主メモリ１のアドレスで、パス４
を時分割的に利用して確実に転送され、１ブロツク（こ
の場合５語）の全転送時間ｔ！は１個のファイルメ、
モリ便用時よりも大幅に短縮される。
このブロックデータの転送において、ＣＰＵ６のプログ
ラム上での各ファイルメモリのデータアドレスとの対ろ
は、このデータアドレスをプログラム上でファイルアド
レスと呼ぶことにすると、ファイルメモリ２１に対して
Ｕ（ファイルアドレス）＝（データアドレス）−Ｘ２、
ファイルメモリ２２に対しては（ファイルアドレス）＝
（データアドレス）Ｘ２＋１で与えられるので（実際に
はファイルアドレス、データアドレスとも一当な定数、
すなわちオンセットを加えてもよい）、プログラム上で
各ファイルメモリのデータアドレス指定ｉ例えば初期値
の設定）は容易に行える。
ラム上での各ファイルメモリのデータアドレスとの対ろ
は、このデータアドレスをプログラム上でファイルアド
レスと呼ぶことにすると、ファイルメモリ２１に対して
Ｕ（ファイルアドレス）＝（データアドレス）−Ｘ２、
ファイルメモリ２２に対しては（ファイルアドレス）＝
（データアドレス）Ｘ２＋１で与えられるので（実際に
はファイルアドレス、データアドレスとも一当な定数、
すなわちオンセットを加えてもよい）、プログラム上で
各ファイルメモリのデータアドレス指定ｉ例えば初期値
の設定）は容易に行える。
なお、以上の実施例では、ファイルメモリ２台を例とし
ているが、一般１Ｃｆ１台のファイルメモリに分散され
たブロックデータをアクセスするよう圧することも容易
であって、各ＤＭＡチャネル内の主メモリアドレスレジ
スタを１語転送毎に＋ｎするようにすればよいことは羽
らかである。
ているが、一般１Ｃｆ１台のファイルメモリに分散され
たブロックデータをアクセスするよう圧することも容易
であって、各ＤＭＡチャネル内の主メモリアドレスレジ
スタを１語転送毎に＋ｎするようにすればよいことは羽
らかである。
以上の説明から明らかなように、本発明によれば、複数
台の互いに同期化不可能もしくはアクセス形態の異なる
ファイルメモリを使用し象時でもブロックデータ転送を
並列化でき、ブロック７’ −タの転送スピード°を大
幅に向上できるという効果がある。
台の互いに同期化不可能もしくはアクセス形態の異なる
ファイルメモリを使用し象時でもブロックデータ転送を
並列化でき、ブロック７’ −タの転送スピード°を大
幅に向上できるという効果がある。
第１図および・第２図はファイルメモリ１個の時の従来
のＤＭＡデータ転送を説明するブロック図−第３図は複
数台のファイルメモリ使用時の従来の並列化動作方式を
説明するブロック図、１１に４図は本発明の一実施例の
全体構成を示すブロック図、第５図は本発明に用いる主
メモリアドレスレジスタの構成例を示す図、第６図およ
び第７図は本発明の詳細な説明するための初期値設定例
および各ファイルメモリと主メモリのアドレス対応関係
の説明図、第８図は本発明の動作例を示すタイムチャー
トである。 １・・・主メモリ、４・・・パス、５・・・パス制御回
路、６・二・中央処理装置（ＣＰＵ）、２１．２２・・
・７アイルメモリ、３１，３２・・・ＤＭＡチャネル、
７１゜７２・・・主メモリアドレスレジスタ、８１．８
２・・・データカウントレジスタ％９１−９２・・・デ
ータアドレスレジスタ、１３−・・セレクタ、１５・・
・アドレス更新レジスタ、１６・・・加算器。 代理人 弁理士 秋本正実 第１１￥１ 第２図 菊３閃 第１／−図 第５図
のＤＭＡデータ転送を説明するブロック図−第３図は複
数台のファイルメモリ使用時の従来の並列化動作方式を
説明するブロック図、１１に４図は本発明の一実施例の
全体構成を示すブロック図、第５図は本発明に用いる主
メモリアドレスレジスタの構成例を示す図、第６図およ
び第７図は本発明の詳細な説明するための初期値設定例
および各ファイルメモリと主メモリのアドレス対応関係
の説明図、第８図は本発明の動作例を示すタイムチャー
トである。 １・・・主メモリ、４・・・パス、５・・・パス制御回
路、６・二・中央処理装置（ＣＰＵ）、２１．２２・・
・７アイルメモリ、３１，３２・・・ＤＭＡチャネル、
７１゜７２・・・主メモリアドレスレジスタ、８１．８
２・・・データカウントレジスタ％９１−９２・・・デ
ータアドレスレジスタ、１３−・・セレクタ、１５・・
・アドレス更新レジスタ、１６・・・加算器。 代理人 弁理士 秋本正実 第１１￥１ 第２図 菊３閃 第１／−図 第５図
Claims (1)
- １、パス制御回路によって占有管理されるシステムパス
（接続された中央処理装置からの指令にもとづいて、”
上記システムパスに接続された主メモリと、各々が対応
するダイレクトメモリアクセス装置を介して上記システ
ムパスに接続された複数台のファイルメモリとの間でダ
イレクトメモリアクセス方式によりデータ転送を行うた
めのデータ転送方法において、上記中央処理装置からの
指令にもとづいて上記各ダイレクトメモリアクセス装置
は時間的に並行して対応ファイルメモリ内の上記指令の
内容に応じたアドレスへのアクセスと鍵アクセスされ九
アドレスに対応した上記主メモリ上のアドレス決定を行
い、かくして上記各ファイルメモリでのＩＩＦアク篭ス
完了ごとに上記バス制御回路の制御によって上記主メモ
リと上記各ファイルメモリとの間の上記システムパスを
介してのデータ転送を時分割的に行うようにしたことを
特徴とするデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10437081A JPS588336A (ja) | 1981-07-06 | 1981-07-06 | デ−タ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10437081A JPS588336A (ja) | 1981-07-06 | 1981-07-06 | デ−タ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588336A true JPS588336A (ja) | 1983-01-18 |
| JPS6336021B2 JPS6336021B2 (ja) | 1988-07-18 |
Family
ID=14378908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10437081A Granted JPS588336A (ja) | 1981-07-06 | 1981-07-06 | デ−タ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61291107A (ja) * | 1985-06-19 | 1986-12-20 | Japan Styrene Paper Co Ltd | 熱可塑性樹脂予備発泡粒子の製造方法 |
| JP2005167870A (ja) * | 2003-12-05 | 2005-06-23 | Sony Corp | データ処理方法およびデータ処理装置 |
-
1981
- 1981-07-06 JP JP10437081A patent/JPS588336A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61291107A (ja) * | 1985-06-19 | 1986-12-20 | Japan Styrene Paper Co Ltd | 熱可塑性樹脂予備発泡粒子の製造方法 |
| JPH0531578B2 (ja) * | 1985-06-19 | 1993-05-12 | Jsp Corp | |
| JP2005167870A (ja) * | 2003-12-05 | 2005-06-23 | Sony Corp | データ処理方法およびデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336021B2 (ja) | 1988-07-18 |
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