JPH08194602A - バッファ長可変式アクセス制御装置 - Google Patents
バッファ長可変式アクセス制御装置Info
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- JPH08194602A JPH08194602A JP2347595A JP2347595A JPH08194602A JP H08194602 A JPH08194602 A JP H08194602A JP 2347595 A JP2347595 A JP 2347595A JP 2347595 A JP2347595 A JP 2347595A JP H08194602 A JPH08194602 A JP H08194602A
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Abstract
(57)【要約】
【目的】 バッファのサイズを適切とし、データ転送効
率の低下を防止する。 【構成】 ＤＭＡ動作の当初は、ＤＭＡ制御部２１〜２
ｎ、３１〜３ｎによる各チャネルに対し、バッファメモ
リ１内の領域１１〜１ｎが均等に割り当てられる。各チ
ャネルのＤＭＡ転送が終了する都度、ＤＭＡ監視部２の
転送速度検出部４は、システムクロック等によりデータ
転送速度を検出し、各チャネルのデータ転送速度の比を
算出する。そして、ＤＭＡ監視部２の領域割当部５は、
データ転送速度の比により各チャネルに対し、バッファ
メモリ１の領域１１〜１ｎの大きさを決定して各領域１
１〜１ｎを再配分する。この結果、データ転送速度の速
いチャネルでのＤＭＡ転送のオーバヘッドを軽減すると
ともに、データ転送速度の遅いチャネルでのバッファメ
モリ１へのデータ蓄積時間を短縮することができる。
率の低下を防止する。 【構成】 ＤＭＡ動作の当初は、ＤＭＡ制御部２１〜２
ｎ、３１〜３ｎによる各チャネルに対し、バッファメモ
リ１内の領域１１〜１ｎが均等に割り当てられる。各チ
ャネルのＤＭＡ転送が終了する都度、ＤＭＡ監視部２の
転送速度検出部４は、システムクロック等によりデータ
転送速度を検出し、各チャネルのデータ転送速度の比を
算出する。そして、ＤＭＡ監視部２の領域割当部５は、
データ転送速度の比により各チャネルに対し、バッファ
メモリ１の領域１１〜１ｎの大きさを決定して各領域１
１〜１ｎを再配分する。この結果、データ転送速度の速
いチャネルでのＤＭＡ転送のオーバヘッドを軽減すると
ともに、データ転送速度の遅いチャネルでのバッファメ
モリ１へのデータ蓄積時間を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置を介する
ことなく、メモリ上のデータを転送させるダイレクトメ
モリアクセス（ＤＭＡ）において、バッファ長を可変と
したバッファ長可変式アクセス制御装置に関するもので
ある。
ことなく、メモリ上のデータを転送させるダイレクトメ
モリアクセス（ＤＭＡ）において、バッファ長を可変と
したバッファ長可変式アクセス制御装置に関するもので
ある。
【０００２】
【従来の技術】一般に、コンピュータシステムにおいて
は、中央処理装置の負担を軽くしてデータ転送を効率よ
く実行するためにＤＭＡを用いる。これは、周知のよう
に、中央処理装置に代わってデータ転送を専用に行うＤ
ＭＡ制御部を設けたシステム構成としたものである。こ
のようなＤＭＡ制御部は、メモリと、磁気ディスク装置
等の入出力デバイスとの間のデータ転送を制御するが、
入出力デバイスが複数存在するような場合は、ＤＭＡ制
御部も複数設けられる。このように、複数のＤＭＡ制御
部により複数のデータ転送が行われる場合の各データ転
送はチャネルと呼ばれる。
は、中央処理装置の負担を軽くしてデータ転送を効率よ
く実行するためにＤＭＡを用いる。これは、周知のよう
に、中央処理装置に代わってデータ転送を専用に行うＤ
ＭＡ制御部を設けたシステム構成としたものである。こ
のようなＤＭＡ制御部は、メモリと、磁気ディスク装置
等の入出力デバイスとの間のデータ転送を制御するが、
入出力デバイスが複数存在するような場合は、ＤＭＡ制
御部も複数設けられる。このように、複数のＤＭＡ制御
部により複数のデータ転送が行われる場合の各データ転
送はチャネルと呼ばれる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。複数チャ
ネルのＤＭＡ転送においては、データ転送処理のために
使用されるバッファが複数必要となる。この場合、一定
の大きさのバッファメモリを複数の領域に分割して割り
当てることになるが、各領域の大きさは均一にされる。
ところが、各チャネルのデータ転送速度は、必ずしも一
定ではない。ここで、バッファメモリの容量には限界が
あるため、各領域の大きさにも限界があり、データ転送
速度の速いチャネルではオーバヘッドの増大によりデー
タ転送が制限され、転送効率が低下してしまった。一
方、データ転送速度の遅いチャネルでは、割り当てられ
た領域へのデータ蓄積時間が長くなり、それにより、デ
ータ転送効率が低下してしまった。
た従来の技術には、次のような課題があった。複数チャ
ネルのＤＭＡ転送においては、データ転送処理のために
使用されるバッファが複数必要となる。この場合、一定
の大きさのバッファメモリを複数の領域に分割して割り
当てることになるが、各領域の大きさは均一にされる。
ところが、各チャネルのデータ転送速度は、必ずしも一
定ではない。ここで、バッファメモリの容量には限界が
あるため、各領域の大きさにも限界があり、データ転送
速度の速いチャネルではオーバヘッドの増大によりデー
タ転送が制限され、転送効率が低下してしまった。一
方、データ転送速度の遅いチャネルでは、割り当てられ
た領域へのデータ蓄積時間が長くなり、それにより、デ
ータ転送効率が低下してしまった。
【０００４】
【課題を解決するための手段】本発明のバッファ長可変
式アクセス制御装置は、上述した課題を解決するため、
以下の点を特徴とするものである。 （１） バッファメモリを備える。 当該バッファメモリへのデータの入出力を制御する複
数のアクセス制御部を備える。 当該複数のアクセス制御部によるデータの転送速度を
検出する転送速度検出部を備える。 当該転送速度検出部により検出された速度に応じた大
きさの領域を前記バッファメモリ内に割り当てる領域割
当部を備える。
式アクセス制御装置は、上述した課題を解決するため、
以下の点を特徴とするものである。 （１） バッファメモリを備える。 当該バッファメモリへのデータの入出力を制御する複
数のアクセス制御部を備える。 当該複数のアクセス制御部によるデータの転送速度を
検出する転送速度検出部を備える。 当該転送速度検出部により検出された速度に応じた大
きさの領域を前記バッファメモリ内に割り当てる領域割
当部を備える。
【０００５】（２）（１）において、バッファメモリ内
に割り当てられる領域の数は、複数のアクセス制御部の
数と等しくされることを特徴とする。
に割り当てられる領域の数は、複数のアクセス制御部の
数と等しくされることを特徴とする。
【０００６】
（１）ＤＭＡ動作の当初は、各チャネルに対し、バッフ
ァメモリ内の領域が均等に割り当てられる。各チャネル
のＤＭＡ転送が終了する都度、ＤＭＡ監視部の転送速度
検出部は、データ転送速度を検出し、各チャネルのデー
タ転送速度の比を算出する。そして、ＤＭＡ監視部の領
域割当部は、データ転送速度の比により各チャネルに対
し、バッファメモリの領域の大きさを決定して再配分す
る。この結果、データ転送速度の速いチャネルでのＤＭ
Ａ転送のオーバヘッドを軽減するとともに、データ転送
速度の遅いチャネルでのバッファメモリへのデータ蓄積
時間を短縮することができる。
ァメモリ内の領域が均等に割り当てられる。各チャネル
のＤＭＡ転送が終了する都度、ＤＭＡ監視部の転送速度
検出部は、データ転送速度を検出し、各チャネルのデー
タ転送速度の比を算出する。そして、ＤＭＡ監視部の領
域割当部は、データ転送速度の比により各チャネルに対
し、バッファメモリの領域の大きさを決定して再配分す
る。この結果、データ転送速度の速いチャネルでのＤＭ
Ａ転送のオーバヘッドを軽減するとともに、データ転送
速度の遅いチャネルでのバッファメモリへのデータ蓄積
時間を短縮することができる。
【０００７】（２）（１）において、各チャネルの複数
のアクセス制御部（ＤＭＡ制御部）ごとにバッファメモ
リ内の領域を割り当てる結果、同一チャネル内の各ＤＭ
Ａ制御部の同時動作が可能となる。
のアクセス制御部（ＤＭＡ制御部）ごとにバッファメモ
リ内の領域を割り当てる結果、同一チャネル内の各ＤＭ
Ａ制御部の同時動作が可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のバッファ長可変式アクセ
ス制御装置の一実施例のブロック図である。図示の装置
は、バッファメモリ１、ＤＭＡ制御部２１〜２ｎ、３１
〜３ｎ、転送速度検出部４、領域割当部５を備えてい
る。
に説明する。図１は、本発明のバッファ長可変式アクセ
ス制御装置の一実施例のブロック図である。図示の装置
は、バッファメモリ１、ＤＭＡ制御部２１〜２ｎ、３１
〜３ｎ、転送速度検出部４、領域割当部５を備えてい
る。
【０００９】バッファメモリ１は、ＲＡＭ（ランダム・
アクセス・メモリ）等から成り、システムバス１０又は
Ｉ／Ｏバス２０から転送されるデータを一時的に格納す
る。このバッファメモリ１は、複数の領域１１、１２、
１ｎに分割して使用され、各領域１１、１２、１ｎには
それぞれ各ＤＭＡ制御部２１、２２、２ｎ、３１、３
２、３ｎにより転送されるデータが格納される。各領域
１１、１２、１ｎの大きさは、データ転送速度に応じて
変えられる。
アクセス・メモリ）等から成り、システムバス１０又は
Ｉ／Ｏバス２０から転送されるデータを一時的に格納す
る。このバッファメモリ１は、複数の領域１１、１２、
１ｎに分割して使用され、各領域１１、１２、１ｎには
それぞれ各ＤＭＡ制御部２１、２２、２ｎ、３１、３
２、３ｎにより転送されるデータが格納される。各領域
１１、１２、１ｎの大きさは、データ転送速度に応じて
変えられる。
【００１０】ＤＭＡ制御部２１〜２ｎ、３１〜３ｎは、
それぞれシステムバス１０及びＩ／Ｏバス２０からバッ
ファメモリ１へのデータの入出力を制御する複数のアク
セス制御部である。即ち、ＤＭＡ制御部２１〜２ｎ、３
１〜３ｎは、周知のように、データ転送専用のプロセッ
サから成り、中央処理装置３からのデータ転送命令によ
りデータの転送を開始し、データ転送の終了後、メッセ
ージを中央処理装置３に返送する。ＤＭＡ制御部２１〜
２ｎは、システムバス１０とバッファメモリ１間のＤＭ
Ａ転送制御を行い、チャネル数分の独立した回路を持
つ。また、ＤＭＡ制御部３１〜３ｎは、Ｉ／Ｏバス２０
とバッファメモリ１間のＤＭＡ転送制御を行い、チャネ
ル数分の独立した回路を持つ。
それぞれシステムバス１０及びＩ／Ｏバス２０からバッ
ファメモリ１へのデータの入出力を制御する複数のアク
セス制御部である。即ち、ＤＭＡ制御部２１〜２ｎ、３
１〜３ｎは、周知のように、データ転送専用のプロセッ
サから成り、中央処理装置３からのデータ転送命令によ
りデータの転送を開始し、データ転送の終了後、メッセ
ージを中央処理装置３に返送する。ＤＭＡ制御部２１〜
２ｎは、システムバス１０とバッファメモリ１間のＤＭ
Ａ転送制御を行い、チャネル数分の独立した回路を持
つ。また、ＤＭＡ制御部３１〜３ｎは、Ｉ／Ｏバス２０
とバッファメモリ１間のＤＭＡ転送制御を行い、チャネ
ル数分の独立した回路を持つ。
【００１１】ＤＭＡ監視部２は、システムバス１０上の
中央処理装置３等から受けたＤＭＡ転送命令に従い、各
ＤＭＡ制御部２１〜２ｎ、３１〜３ｎにそれぞれ転送ア
ドレス、転送バイト数、使用可能なバッファメモリ１の
領域等を指示する。転送速度検出部４は、当該複数のＤ
ＭＡ制御部２１〜２ｎ、３１〜３ｎによるデータの転送
速度を検出する。即ち、例えば、各ＤＭＡ制御部２１〜
２ｎ、３１〜３ｎの動作の開始及び終了をシステムクロ
ック等により検出してデータ転送時間を求め、転送した
データのバイト数をデータ転送時間で割ってデータ転送
速度を算出する。領域割当部５は、当該転送速度検出部
４により検出された速度に応じた大きさの領域をバッフ
ァメモリ１内に割り当てる。この割当の手順の詳細は以
下で説明する。
中央処理装置３等から受けたＤＭＡ転送命令に従い、各
ＤＭＡ制御部２１〜２ｎ、３１〜３ｎにそれぞれ転送ア
ドレス、転送バイト数、使用可能なバッファメモリ１の
領域等を指示する。転送速度検出部４は、当該複数のＤ
ＭＡ制御部２１〜２ｎ、３１〜３ｎによるデータの転送
速度を検出する。即ち、例えば、各ＤＭＡ制御部２１〜
２ｎ、３１〜３ｎの動作の開始及び終了をシステムクロ
ック等により検出してデータ転送時間を求め、転送した
データのバイト数をデータ転送時間で割ってデータ転送
速度を算出する。領域割当部５は、当該転送速度検出部
４により検出された速度に応じた大きさの領域をバッフ
ァメモリ１内に割り当てる。この割当の手順の詳細は以
下で説明する。
【００１２】次に、上述した装置の動作を説明する。ま
ず、システムバス１０上の図示しないメモリ等からＩ／
Ｏバス２０上のデバイス６へデータのＤＭＡ転送を行う
場合を考える。ＤＭＡ監視部２は、システムバス１０上
の中央処理装置３からＤＭＡ転送命令を受け取ると、Ｄ
ＭＡ制御部２１〜２ｎの１つに対してシステムバス１０
上の転送開始アドレス、転送バイト数及びバッファメモ
リ１の使用可能領域の開始アドレスを通知する。そし
て、システムバス１０からバッファメモリ１へのＤＭＡ
転送を実行させる。この転送が終了すると、ＤＭＡ監視
部２は、ＤＭＡ制御部３１〜３ｎの１つに対してＩ／Ｏ
バス２０上の転送開始アドレス、転送バイト数及びバッ
ファメモリ１の使用可能領域の開始アドレスを通知す
る。そして、バッファメモリ１からＩ／Ｏバス２０への
ＤＭＡ転送を実行させる。
ず、システムバス１０上の図示しないメモリ等からＩ／
Ｏバス２０上のデバイス６へデータのＤＭＡ転送を行う
場合を考える。ＤＭＡ監視部２は、システムバス１０上
の中央処理装置３からＤＭＡ転送命令を受け取ると、Ｄ
ＭＡ制御部２１〜２ｎの１つに対してシステムバス１０
上の転送開始アドレス、転送バイト数及びバッファメモ
リ１の使用可能領域の開始アドレスを通知する。そし
て、システムバス１０からバッファメモリ１へのＤＭＡ
転送を実行させる。この転送が終了すると、ＤＭＡ監視
部２は、ＤＭＡ制御部３１〜３ｎの１つに対してＩ／Ｏ
バス２０上の転送開始アドレス、転送バイト数及びバッ
ファメモリ１の使用可能領域の開始アドレスを通知す
る。そして、バッファメモリ１からＩ／Ｏバス２０への
ＤＭＡ転送を実行させる。
【００１３】図２に、ＤＭＡ転送時のバッファサイズ制
御手順を示す。まず、ステップＳ１で、ＤＭＡ監視部２
は、初期状態として、上述した各ＤＭＡ転送チャネルに
対してバッファメモリ１を全チャネル数で均等に分割し
た領域１１、１２、１ｎを割り当てる。ここで、中央処
理装置３からのＤＭＡ転送命令の転送バイト数が割り当
てた領域よりも小さい場合、ＤＭＡ監視部２からＤＭＡ
制御部２１〜２ｎ、３１〜３ｎへ設定する転送バイト数
は中央処理装置３等からの転送命令の転送バイト数と同
じになる。一方、中央処理装置３からのＤＭＡ転送命令
の転送バイト数が割り当てた領域よりも大きい場合には
ＤＭＡ監視部２はＤＭＡ制御部２１〜２ｎ、３１〜３ｎ
へ設定するバイト数をそのＤＭＡ転送チャネルに割り当
てたバッファメモリ１の各領域の大きさと同じにして数
度に分けて転送を行わせる。
御手順を示す。まず、ステップＳ１で、ＤＭＡ監視部２
は、初期状態として、上述した各ＤＭＡ転送チャネルに
対してバッファメモリ１を全チャネル数で均等に分割し
た領域１１、１２、１ｎを割り当てる。ここで、中央処
理装置３からのＤＭＡ転送命令の転送バイト数が割り当
てた領域よりも小さい場合、ＤＭＡ監視部２からＤＭＡ
制御部２１〜２ｎ、３１〜３ｎへ設定する転送バイト数
は中央処理装置３等からの転送命令の転送バイト数と同
じになる。一方、中央処理装置３からのＤＭＡ転送命令
の転送バイト数が割り当てた領域よりも大きい場合には
ＤＭＡ監視部２はＤＭＡ制御部２１〜２ｎ、３１〜３ｎ
へ設定するバイト数をそのＤＭＡ転送チャネルに割り当
てたバッファメモリ１の各領域の大きさと同じにして数
度に分けて転送を行わせる。
【００１４】次に、ステップＳ２で、複数のＤＭＡチャ
ネルが平行して動作している状態でＤＭＡ監視部２は各
ＤＭＡ制御部２１〜２ｎ、３１〜３ｎのＤＭＡ転送が終
了したか否かを判別する。そして、ＤＭＡ転送が終了す
る都度、ステップＳ３で、そのチャネルに割り当てたバ
ッファメモリ１の領域分のデータの転送時間を評価す
る。そして、ステップＳ４で、この転送時間の逆数によ
りデータ転送速度を算出する。
ネルが平行して動作している状態でＤＭＡ監視部２は各
ＤＭＡ制御部２１〜２ｎ、３１〜３ｎのＤＭＡ転送が終
了したか否かを判別する。そして、ＤＭＡ転送が終了す
る都度、ステップＳ３で、そのチャネルに割り当てたバ
ッファメモリ１の領域分のデータの転送時間を評価す
る。そして、ステップＳ４で、この転送時間の逆数によ
りデータ転送速度を算出する。
【００１５】次に、ステップＳ５で、ＤＭＡ監視部２
は、データ転送速度の比により、バッファメモリ１の領
域割当量を決定する。即ち、当初各チャネルに対して均
等に配分されていたバッファメモリ１の各領域をデータ
転送速度の比に応じて再配分する。これにより、各チャ
ネルのバッファメモリ１の領域分のデータの転送時間が
同じ値に近づくように次の転送のバッファメモリ１の各
領域の割当量を増減して調整する。
は、データ転送速度の比により、バッファメモリ１の領
域割当量を決定する。即ち、当初各チャネルに対して均
等に配分されていたバッファメモリ１の各領域をデータ
転送速度の比に応じて再配分する。これにより、各チャ
ネルのバッファメモリ１の領域分のデータの転送時間が
同じ値に近づくように次の転送のバッファメモリ１の各
領域の割当量を増減して調整する。
【００１６】例えば、チャネルＣ１とチャネルＣ２の２
つのチャネルが存在し、バッファメモリ１の全領域が４
００Ｋバイトであるとする。当初はチャネルＣ１とチャ
ネルＣ２に均等に２００Ｋバイトずつのバッファメモリ
１領域が割り当てられるが、ＤＭＡ転送が繰り返し行わ
れると、それぞれの割当量が順次変更される。そして、
図３（ａ）に示すように、チャネルＣ１に３００Ｋバイ
トのバッファメモリ１領域が割り当てられ、チャネルＣ
２に１００Ｋバイトのバッファメモリ１領域が割り当て
られる状態になったとする。この場合、次のＤＭＡ転送
でどのように割当量が変更されるかを説明する。
つのチャネルが存在し、バッファメモリ１の全領域が４
００Ｋバイトであるとする。当初はチャネルＣ１とチャ
ネルＣ２に均等に２００Ｋバイトずつのバッファメモリ
１領域が割り当てられるが、ＤＭＡ転送が繰り返し行わ
れると、それぞれの割当量が順次変更される。そして、
図３（ａ）に示すように、チャネルＣ１に３００Ｋバイ
トのバッファメモリ１領域が割り当てられ、チャネルＣ
２に１００Ｋバイトのバッファメモリ１領域が割り当て
られる状態になったとする。この場合、次のＤＭＡ転送
でどのように割当量が変更されるかを説明する。
【００１７】チャネルＣ１が１０ミリ秒でＤＭＡ転送を
終了すると、その場合のデータ転送速度は、３００Ｋバ
イト÷１０ミリ秒＝３０Ｋバイト／ミリ秒である。ま
た、チャネルＣ２が２０ミリ秒で転送を終了すると、デ
ータ転送速度は、１００Ｋバイト÷２０ミリ秒＝５Ｋバ
イト／ミリ秒である。従って、チャネルＣ１とチャネル
Ｃ２のデータ転送速度の比は、６：１となる。４００Ｋ
バイトのバッファメモリ１の全領域をこの比により再配
分すると、３４３Ｋバイトと５７Ｋバイトになる。従っ
て、次のＤＭＡ転送では、図３（ｂ）に示すように、チ
ャネルＣ１ではバッファメモリ１の該当領域を３４３Ｋ
バイトに増やして設定し、チャネルＣ２ではバッファメ
モリ１の該当領域を５７Ｋバイトに減らして設定する。
終了すると、その場合のデータ転送速度は、３００Ｋバ
イト÷１０ミリ秒＝３０Ｋバイト／ミリ秒である。ま
た、チャネルＣ２が２０ミリ秒で転送を終了すると、デ
ータ転送速度は、１００Ｋバイト÷２０ミリ秒＝５Ｋバ
イト／ミリ秒である。従って、チャネルＣ１とチャネル
Ｃ２のデータ転送速度の比は、６：１となる。４００Ｋ
バイトのバッファメモリ１の全領域をこの比により再配
分すると、３４３Ｋバイトと５７Ｋバイトになる。従っ
て、次のＤＭＡ転送では、図３（ｂ）に示すように、チ
ャネルＣ１ではバッファメモリ１の該当領域を３４３Ｋ
バイトに増やして設定し、チャネルＣ２ではバッファメ
モリ１の該当領域を５７Ｋバイトに減らして設定する。
【００１８】ただし、２つのチャネルＣ１、Ｃ２のデー
タ転送が同時に終了しなかった場合には、以下の手順で
領域を設定する。例えば、チャネルＣ２のＤＭＡ転送が
先に終了したなら、まず、チャネルＣ２に対するバッフ
ァメモリ１の該当領域を５７Ｋバイトに減らして設定
し、チャネルＣ１が終了した時点でチャネルＣ１に対す
るバッファメモリ１の該当領域を３４３Ｋバイトに増や
して設定する。一方、チャネルＣ１のＤＭＡ転送が先に
終了したなら、その時点でチャネルＣ２の割当量を減ら
してしまうことはできないので、チャネルＣ１は次の転
送の際も一旦３００Ｋバイトで領域を設定する。そし
て、チャネルＣ２のＤＭＡ転送が終了した時点でチャネ
ルＣ２に対するバッファメモリ１の該当領域を５７Ｋバ
イトに減らす。ステップＳ６及びＳ７では、このための
処理を行う。ステップＳ７の実行によりチャネルＣ２に
対するバッファメモリ１の該当領域が５７Ｋバイトに減
少した場合には、チャネルＣ１は次のデータ転送時間の
評価の時点でバッファメモリ１の該当領域を最大３４３
Ｋバイトまで増やすことができる。
タ転送が同時に終了しなかった場合には、以下の手順で
領域を設定する。例えば、チャネルＣ２のＤＭＡ転送が
先に終了したなら、まず、チャネルＣ２に対するバッフ
ァメモリ１の該当領域を５７Ｋバイトに減らして設定
し、チャネルＣ１が終了した時点でチャネルＣ１に対す
るバッファメモリ１の該当領域を３４３Ｋバイトに増や
して設定する。一方、チャネルＣ１のＤＭＡ転送が先に
終了したなら、その時点でチャネルＣ２の割当量を減ら
してしまうことはできないので、チャネルＣ１は次の転
送の際も一旦３００Ｋバイトで領域を設定する。そし
て、チャネルＣ２のＤＭＡ転送が終了した時点でチャネ
ルＣ２に対するバッファメモリ１の該当領域を５７Ｋバ
イトに減らす。ステップＳ６及びＳ７では、このための
処理を行う。ステップＳ７の実行によりチャネルＣ２に
対するバッファメモリ１の該当領域が５７Ｋバイトに減
少した場合には、チャネルＣ１は次のデータ転送時間の
評価の時点でバッファメモリ１の該当領域を最大３４３
Ｋバイトまで増やすことができる。
【００１９】このようにして、各ＤＭＡ制御部２１〜２
ｎ、３１〜３ｎのＤＭＡ転送が終了するごとに、そのＤ
ＭＡ転送における転送速度を評価し、転送速度が他のチ
ャネルに比べて遅い場合にはそのチャネルに対するバッ
ファメモリ１の該当領域を削減し、逆に転送速度が他の
チャネルに比べて速い場合にはそのチャネルに対し、バ
ッファメモリ１の領域を多く割り当てることができる。
従って、転送速度の速いチャネルではバッファメモリ１
への蓄積量が大きくなるため、ＤＭＡ転送制御のオーバ
ヘッドを小さくすることができる。このため、データ転
送効率が向上する。逆に、転送速度の遅いチャネルで
は、ＤＭＡ転送開始までのバッファメモリ１へのデータ
蓄積量が小さくなるため、バッファメモリ１でのデータ
蓄積時間によるデータ転送遅延時間を短縮することがで
きる。このように、バス上に高速転送が可能なデバイス
と高速転送ができないデバイスとが混在して接続されて
いる場合でも、全体としてＤＭＡ転送を効率よく行うこ
とができる。
ｎ、３１〜３ｎのＤＭＡ転送が終了するごとに、そのＤ
ＭＡ転送における転送速度を評価し、転送速度が他のチ
ャネルに比べて遅い場合にはそのチャネルに対するバッ
ファメモリ１の該当領域を削減し、逆に転送速度が他の
チャネルに比べて速い場合にはそのチャネルに対し、バ
ッファメモリ１の領域を多く割り当てることができる。
従って、転送速度の速いチャネルではバッファメモリ１
への蓄積量が大きくなるため、ＤＭＡ転送制御のオーバ
ヘッドを小さくすることができる。このため、データ転
送効率が向上する。逆に、転送速度の遅いチャネルで
は、ＤＭＡ転送開始までのバッファメモリ１へのデータ
蓄積量が小さくなるため、バッファメモリ１でのデータ
蓄積時間によるデータ転送遅延時間を短縮することがで
きる。このように、バス上に高速転送が可能なデバイス
と高速転送ができないデバイスとが混在して接続されて
いる場合でも、全体としてＤＭＡ転送を効率よく行うこ
とができる。
【００２０】尚、本発明は上述した実施例に限定される
ものではなく、種々の変形が可能であることはもちろん
である。例えば、上述した各実施例では、各チャネルに
対して１つずつバッファメモリ１の領域を割り当てる場
合について説明したが、本発明はこれに限らず、各チャ
ネルにバッファメモリ１の複数の領域を割り当てる場合
にも適用できる。即ち、図１において、同じチャネルの
システムバス１０側のＤＭＡ制御部２１〜２ｎと、Ｉ／
Ｏバス２０側のＤＭＡ制御部３１〜３ｎに対し、それぞ
れバッファメモリ１の領域を割り当てることもできる。
これにより、同じチャネルの２つのＤＭＡ制御部２１、
３１等が交互に動作する必要がなく、同時に動作するこ
とができる。この結果、データ転送効率を更に向上させ
ることができる。
ものではなく、種々の変形が可能であることはもちろん
である。例えば、上述した各実施例では、各チャネルに
対して１つずつバッファメモリ１の領域を割り当てる場
合について説明したが、本発明はこれに限らず、各チャ
ネルにバッファメモリ１の複数の領域を割り当てる場合
にも適用できる。即ち、図１において、同じチャネルの
システムバス１０側のＤＭＡ制御部２１〜２ｎと、Ｉ／
Ｏバス２０側のＤＭＡ制御部３１〜３ｎに対し、それぞ
れバッファメモリ１の領域を割り当てることもできる。
これにより、同じチャネルの２つのＤＭＡ制御部２１、
３１等が交互に動作する必要がなく、同時に動作するこ
とができる。この結果、データ転送効率を更に向上させ
ることができる。
【００２１】また、システムバス１０とＩ／Ｏバス２０
が分離している場合に、システムバス１０上の中央処理
装置３からＩ／Ｏバス２０上のデバイス６へのＤＭＡ転
送又はＩ／Ｏバス２０上のデバイス６からシステムバス
１０上の中央処理装置３へのＤＭＡ転送を行う場合につ
いて説明したが、本発明はこれに限らない。即ち、本発
明は、システムバス１０上の中央処理装置３から同じく
システムバス１０上の図示しない他のデバイスへの転送
にも適用でき、また、Ｉ／Ｏバス２０上のデバイス６か
ら同じくＩ／Ｏバス２０上の図示しない他のデバイスへ
のＤＭＡ転送にも適用できる。
が分離している場合に、システムバス１０上の中央処理
装置３からＩ／Ｏバス２０上のデバイス６へのＤＭＡ転
送又はＩ／Ｏバス２０上のデバイス６からシステムバス
１０上の中央処理装置３へのＤＭＡ転送を行う場合につ
いて説明したが、本発明はこれに限らない。即ち、本発
明は、システムバス１０上の中央処理装置３から同じく
システムバス１０上の図示しない他のデバイスへの転送
にも適用でき、また、Ｉ／Ｏバス２０上のデバイス６か
ら同じくＩ／Ｏバス２０上の図示しない他のデバイスへ
のＤＭＡ転送にも適用できる。
【００２２】更にまた、図１の実施例に限らず、Ｉ／Ｏ
バス２０及びＩ／Ｏバス２０側のＤＭＡ制御部３１〜３
ｎとデバイス６がなく、システムバス１０、中央処理装
置３等しか存在しない構成にも本発明を適用することが
できる。逆に、システムバス１０及びシステムバス１０
側のＤＭＡ制御部２１〜２ｎと中央処理装置３がなく、
Ｉ／Ｏバス２０側しか存在しない構成にも本発明を適用
することができる。
バス２０及びＩ／Ｏバス２０側のＤＭＡ制御部３１〜３
ｎとデバイス６がなく、システムバス１０、中央処理装
置３等しか存在しない構成にも本発明を適用することが
できる。逆に、システムバス１０及びシステムバス１０
側のＤＭＡ制御部２１〜２ｎと中央処理装置３がなく、
Ｉ／Ｏバス２０側しか存在しない構成にも本発明を適用
することができる。
【００２３】
【発明の効果】以上説明したように、本発明のバッファ
長可変式アクセス制御装置によれば、ＤＭＡ転送時のデ
ータ転送速度の比により各チャネルにバッファメモリの
領域を割り当てるようにしたので、次のような効果があ
る。即ち、各チャネルのデータ転送速度が一定でない場
合でも、データ転送速度の速いチャネルでオーバヘッド
の増大によりデータ転送が制限されることがなく、転送
効率の低下を防止することができる。一方、データ転送
速度の遅いチャネルでも、割り当てられた領域へのデー
タ蓄積時間が長くなることがなく、データ転送効率を防
止することができる。
長可変式アクセス制御装置によれば、ＤＭＡ転送時のデ
ータ転送速度の比により各チャネルにバッファメモリの
領域を割り当てるようにしたので、次のような効果があ
る。即ち、各チャネルのデータ転送速度が一定でない場
合でも、データ転送速度の速いチャネルでオーバヘッド
の増大によりデータ転送が制限されることがなく、転送
効率の低下を防止することができる。一方、データ転送
速度の遅いチャネルでも、割り当てられた領域へのデー
タ蓄積時間が長くなることがなく、データ転送効率を防
止することができる。
【図１】本発明のＤＭＡコントローラの一実施例のブロ
ック図である。
ック図である。
【図２】ＤＭＡ転送時のバッファサイズ制御手順を説明
するフローチャートである。
するフローチャートである。
【図３】バッファメモリの配分状況の説明図である。
１ バッファメモリ ２ ＤＭＡ監視部 ３ 中央処理装置 ４ 転送速度検出部 ５ 領域割当部 ６ デバイス ２１〜２ｎ、３１〜３ｎ ＤＭＡ制御部（アクセス制御
部）
部）
Claims (2)
- 【請求項１】 バッファメモリと、 当該バッファメモリへのデータの入出力を制御する複数
のアクセス制御部と、 当該複数のアクセス制御部によるデータの転送速度を検
出する転送速度検出部と、 当該転送速度検出部により検出された速度に応じた大き
さの領域を前記バッファメモリ内に割り当てる領域割当
部とを備えたことを特徴とするバッファ長可変式アクセ
ス制御装置。 - 【請求項２】 前記バッファメモリ内に割り当てられる
領域の数は、前記複数のアクセス制御部の数と等しくさ
れることを特徴とする請求項１記載のバッファ長可変式
アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2347595A JPH08194602A (ja) | 1995-01-18 | 1995-01-18 | バッファ長可変式アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2347595A JPH08194602A (ja) | 1995-01-18 | 1995-01-18 | バッファ長可変式アクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08194602A true JPH08194602A (ja) | 1996-07-30 |
Family
ID=12111566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2347595A Pending JPH08194602A (ja) | 1995-01-18 | 1995-01-18 | バッファ長可変式アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08194602A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527825A (ja) * | 1998-10-14 | 2002-08-27 | 株式会社日立製作所 | データストリーマ |
| JP2008063992A (ja) * | 2006-09-06 | 2008-03-21 | Denso Corp | エンジン制御用データの処理装置及びエンジン制御装置 |
| US7418532B2 (en) | 2001-10-09 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Data transfer device, data transfer system, and data transfer method |
| JP2009298404A (ja) * | 1998-01-07 | 2009-12-24 | Microsoft Corp | オーディオ娯楽システムを備えた車両コンピュータ・システム |
-
1995
- 1995-01-18 JP JP2347595A patent/JPH08194602A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009298404A (ja) * | 1998-01-07 | 2009-12-24 | Microsoft Corp | オーディオ娯楽システムを備えた車両コンピュータ・システム |
| US8001290B2 (en) | 1998-01-07 | 2011-08-16 | Microsoft Corporation | Vehicle computer system with audio entertainment system |
| US8065026B2 (en) | 1998-01-07 | 2011-11-22 | Microsoft Corporation | Vehicle computer system with audio entertainment system |
| JP2002527825A (ja) * | 1998-10-14 | 2002-08-27 | 株式会社日立製作所 | データストリーマ |
| US7548996B2 (en) | 1998-10-14 | 2009-06-16 | Hitachi, Ltd. | Data streamer |
| US7418532B2 (en) | 2001-10-09 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Data transfer device, data transfer system, and data transfer method |
| JP2008063992A (ja) * | 2006-09-06 | 2008-03-21 | Denso Corp | エンジン制御用データの処理装置及びエンジン制御装置 |
| JP4532450B2 (ja) * | 2006-09-06 | 2010-08-25 | 株式会社デンソー | エンジン制御用データの処理装置及びエンジン制御装置 |
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