KR20050076274A - 디스크립터 ｄｍａ콘트롤러를 채용한 더블 버퍼링 ｄｍａ데이터전송장치 - Google Patents

Abstract

다중 버퍼링 방식으로 메모리의 데이터 입출력을 제어하는 DMA데이터전송장치가 개시된다. DMA데이터전송장치는 메모리의 데이터 입출력 동작 제어를 위한 소정의 변수를 각각 포함하는 일련의 디스크립터를 메모리로부터 독출하는 디스크립터DMA콘트롤러, 변수에 따라 메모리의 입출력을 제어하는 데이터DMA콘트롤러 및 DMA데이터전송장치와 연결된 CPU로부터 디스크립터를 독출하기 위한 메모리의 주소를 포함하는 데이터 입출력 명령을 전송받아 디스크립터DMA콘트롤러 및 데이터DMA콘트롤러의 동작을 제어하는 메인제어부를 포함한다. 따라서, CPU의 간섭없이 다중 버퍼링 DMA 동작이 진행되어, DMA 동작이 지연없이 신속하게 수행되며, 전체 시스템의 성능이 향상된다.

Description

디스크립터 ＤＭＡ콘트롤러를 채용한 더블 버퍼링 ＤＭＡ 데이터전송장치{Muliti-bufferring DMA data transferring apparatus adopting descriptor DMA controller}

본 발명은 DMA(Direct Memory Access) 데이터전송장치에 관한 것으로, 더욱 상세하게는, DMA를 수행하기 위한 일련의 변수를 독출하여 처리하는 디스크립터 DMA콘트롤러를 채용하여 효율적으로 DMA를 수행하는 DMA데이터전송장치에 관한 것이다.

일반적인 컴퓨터 시스템의 중앙처리장치(CPU)는 시스템 내의 각종 디바이스의 동작을 제어한다. 이러한 CPU를 포함하는 각종 디바이스의 동작을 위해 필요한 프로그램 등의 데이터 및 디바이스의 동작 수행에 의해 발생하는 각종 데이터 등은 주로 메모리에 저장된다.

즉, 컴퓨터 시스템의 다수의 디바이스는 동작 수행시 필요한 데이터를 메모리에서 독출하여 동작을 수행하고, 발생하는 데이터를 메모리에 저장한다. 이러한 과정에서 상당히 빈번하게 메모리로의 입출력 동작이 수행되어, 메모리의 입출력을 제어하기 위해 CPU를 사용하게 되면 지나친 부하로 인해 CPU의 처리 능력이 저하되고 이에 따라 각 디바이스의 동작 수행도 지연되어, 전체 시스템의 성능이 저하되게 된다. 따라서, 일반적인 컴퓨터 시스템에서는 메모리의 많은 양의 데이터 입출력을 제어하기 위해 DMA(Direct Memory Access) 동작을 수행하는 DMA 데이터전송장치를 도입하고 있다.

도 1은 일반적인 다중 버퍼링 DMA 데이터전송장치를 포함하는 컴퓨터 시스템의 일부를 개략적으로 나타내는 도면이고, 도 2는 일반적인 DMA 데이터전송장치의 동작에 따른 타이밍도이다.

도면을 참조하면, DMA데이터전송장치(130)는 버스(140)를 통해 메모리(110)와 CPU(120)에 연결되어 있다.

일반적인 다중 버퍼링 DMA데이터전송장치(130)는 서로 다른 여러 번의 DMA 동작을 수행하기 위해, 각 DMA 동작이 시작되는 시점 또는 종료되는 시점에 CPU(120)로부터 DMA 수행을 위한 관련 변수를 전송받아 DMA 변수를 설정하며, 이러한 변수 설정과 실제 DMA 동작을 반복적으로 수행한다.

즉, DMA데이터전송장치(130)는 CPU(120)로부터 첫번째 DMA 동작을 위한 변수(B1)를 전송받아 설정하고, CPU(120)로부터 DMA 동작 수행을 시작하라는 시작 명령이 전송되면, 설정된 변수(B1)에 따라 DMA 동작(밴드1 처리)을 수행하고 동시에 인터럽트를 발생하여 다음번 DMA 동작을 위한 변수(B2)를 전송받아 설정한다. 변수(B1)에 따라 DMA 동작이 종료되면, 자동적으로 미리 설정된 변수(B2)에 따라 다음번 DMA 동작(밴드 2 처리)을 수행하며 동시에 인터럽트를 발생하여 다음번 DMA 동작을 위한 변수(B3)를 전송받아 설정한다.

따라서, 종래의 DMA데이터전송장치(130)에서는 하나의 DMA 동작과 다음번 DMA 동작 사이에 매번 CPU(120)로부터 DMA 변수를 전송받아야 하므로, DMA 변수의 전송이 늦어질 경우 DMA 동작이 지연되고, 데이터를 필요로 하는 디바이스의 동작이 지연될 뿐만 아니라, CPU(120)의 자원이 낭비되어 전체 시스템의 성능이 저하되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, DMA를 수행하기 위한 일련의 변수를 독출하여 처리하는 디스크립터 DMA콘트롤러를 채용하여 CPU의 지속적인 개입없이 효율적으로 DMA를 수행하는 DMA데이터전송장치를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 다중 버퍼링 방식으로 메모리의 데이터 입출력을 제어하는 DMA데이터전송장치는 상기 메모리의 데이터 입출력 동작 제어를 위한 소정의 변수를 각각 포함하는 일련의 디스크립터를 상기 메모리로부터 독출하는 디스크립터DMA콘트롤러, 상기 변수에 따라 상기 메모리의 입출력을 제어하는 데이터DMA콘트롤러 및 상기 DMA데이터전송장치와 연결된 CPU로부터 상기 디스크립터를 독출하기 위한 상기 메모리의 주소를 포함하는 데이터 입출력 명령을 전송받아 상기 디스크립터DMA콘트롤러 및 상기 데이터DMA콘트롤러의 동작을 제어하는 메인제어부를 포함한다.

바람직하게는, 상기 디스크립터DMA콘트롤러는 상기 디스크립터에 포함된 소정의 변수를 상기 데이터DMA콘트롤러의 동작을 위해 미리 설정한다.

또한, 상기 디스크립터DMA콘트롤러는, 미리 설정된 상기 변수에 따라 상기 데이터DMA콘트롤러가 동작하는 동안, 다음 번의 상기 데이터DMA콘트롤러의 동작을 위한 상기 변수를 미리 설정하는 것이 바람직하다.

또한, 상기 목적을 달성하기 위한 본 발명에 따른 다중 버퍼링 방식으로 메모리의 데이터 입출력을 제어하는 DMA 데이터전송방법은, 상기 DMA데이터전송장치와 연결된 CPU로부터 데이터 입출력 명령을 수신하는 단계, 상기 메모리의 데이터 입출력 동작 제어를 위한 소정의 변수를 각각 포함하는 일련의 디스크립터들을 상기 메모리로부터 독출하고, 상기 최초의 디스크립터에 포함된 변수를 미리 설정하는 단계, 설정된 상기 변수에 따라 상기 메모리의 입출력을 제어하는 단계 및 다음번의 상기 디스크립터에 포함된 상기 변수를 미리 설정하는 단계를 포함한다.

바람직하게는, 상기 디스크립터들에 대한 상기 메모리의 입출력이 모두 종료되었는지를 판단하는 단계를 더 포함하고, 모두 종료되지 않은 경우 상기 입출력 제어 단계로 회귀한다.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

도 3은 본 발명의 실시예에 따른 DMA 데이터전송장치를 나타내는 블럭도이다. 다중 버퍼링 DMA데이터전송장치(300)는 데이터DMA콘트롤러(310), 디스크립터DMA콘트롤러(320), 메인제어부(330), 버퍼(340) 및 코어로직(350)을 포함한다.

메인제어부(330)는 CPU(미도시)로부터 전송된 메모리 입출력 명령에 따라 DMA 동작을 수행하도록 데이터DMA콘트롤러(310) 및 디스크립터DMA콘트롤러(320)를 제어하며, DMA데이터전송장치(300)의 전체적인 동작을 제어한다.

CPU(미도시)는 디바이스로부터 입출력 요구가 있는 경우, 데이터를 메모리(미도시)로부터 출력하거나 입력하고자 할때 DMA데이터전송장치(300)에 입출력 명령을 전송한다. 입출력 명령은 출력 또는 입력 중 요구되는 동작의 종류, 입출력을 요구하는 디바이스의 어드레스, 출력 및 입력할 데이터의 메모리(미도시)에서의 시작 주소 등 DMA 동작을 위한 변수를 저장하는 디스크립터의 위치에 관한 정보를 포함한다.

디스크립터들은 메모리에 저장되며, 복수의 디스크립터가 순서대로 다음의 디스크립터를 지시하는 방식으로 일련의 연속된 체인 형태로 저장된다. 따라서, 최초의 디스크립터의 주소를 알면 이어지는 디스크립터들을 메모리(미도시)로부터 독출할 수 있다. 다음의 표 1은 하나의 디스크립터의 구성에 대한 일 예이다.

DMA 시작 주소

상태(STATUS)

DMA 카운터/DMA Direction

Next Descriptor Address

표 1을 참조하면, 하나의 디스크립터는 DMA 동작에 의해 입출력하고자 하는 데이터의 메모리(미도시)에서의 시작주소인 DMA 시작주소, DMA 동작의 시작과 끝을 알리는 상태(STATUS) 정보, DMA 동작에 필요한 데이터 전송을 위한 DMA 카운터, DMA Direction, 그리고 다음의 DMA 동작을 위한 디스크립터가 저장된 위치를 지시하는 다음 DMA의 디스크립터 주소를 포함한다.

디스크립터DMA콘트롤러(320)는 입출력이 요구되는 데이터의 메모리(미도시)에서의 시작주소를 지시하는 최초의 디스크립터에 포함된 변수들을 포함하는 제어신호를 메인제어부(330)로부터 전송받으면, 메모리(미도시)의 저장 장소로부터 최초의 디스크립터를 포함하여 연속되는 디스크립터들을 독출해오고, DMA 동작에 따라 다음의 DMA 동작을 위해 필요한 변수들을 설정한다. DMA 동작을 위해 설정되는 변수는 DMA 시작주소, DMA 카운터, DMA Direction 등을 포함한다.

데이터DMA콘트롤러(310)는 디스크립터DMA콘트롤러(320)에 의해 설정된 DMA 동작을 위한 변수에 따라 DMA 동작을 수행하여 데이터를 메모리(미도시)의 지시된 주소에 저장하거나 지시된 주소로부터 출력한다. 다중 버퍼링 DMA데이터전송장치(300)에서는 일반적으로 밴드 단위로 데이터를 입출력하며, 밴드 단위의 데이터마다 변수가 새로이 설정되어, 설정된 변수에 따라 DMA 동작이 수행된다.

버퍼(340)에는 데이터DMA콘트롤러(310)에 의해 메모리에 입력될 데이터 및 메모리로부터 출력된 데이터가 밴드 단위로 임시 버퍼링되며, 코어로직(350)은 메인제어부(330)의 제어에 따라 이러한 데이터를 각 밴드 단위로 처리한다. 따라서, 메인제어부(330)는 코어로직(350)의 데이터 처리 상태에 따라, 디스크립터DMA콘트롤러(320)를 제어하여 다음의 DMA 동작에 필요한 변수를 미리 설정하고, 설정된 변수에 따라 DMA 동작이 데이터DMA콘트롤러(310)에 의해 수행되도록 데이터DMA콘트롤러(310)를 제어한다.

도 4는 본 발명의 실시예에 따른 DMA 데이터전송장치의 동작에 따른 타이밍도이고, 도 5는 본 발명의 실시예에 따른 DMA 데이터전송장치의 동작을 나타낸 흐름도이다.

이하, 도면을 참조하여 본 발명의 일실시예에 따른 DMA데이터전송장치(300)의 동작을 설명한다.

메인제어부(330)는 CPU(미도시)로부터 메모리에 대한 데이터 입출력 명령이 전송되면, 입출력 명령에 포함된 데이터에 대한 최초의 디스크립터가 저장된 주소를 포함하는 DMA 제어신호를 생성하여, 디스크립터DMA콘트롤러(320)에 입력한다(S510).

DMA 제어신호가 입력되면, 디스크립터DMA콘트롤러(320)는 메모리(미도시)의 저장 장소로부터 최초의 디스크립터를 포함하여 연속되는 디스크립터들을 독출해오고, 메인제어부(330)의 제어에 따라 최초의 밴드에 대한 DMA 동작을 위한 변수를 미리 설정한다(S520). DMA 동작을 위해 설정되는 변수는 DMA 시작주소, DMA 카운터, DMA Direction 등을 포함한다.

데이터DMA콘트롤러(310)는 디스크립터DMA콘트롤러(320)에 의해 설정된 DMA 동작을 위한 변수에 따라 DMA 동작을 수행하여 데이터를 메모리(미도시)의 지시된 주소에 저장하거나 지시된 주소로부터 출력한다(S530).

한편, 디스크립터DMA콘트롤러(320)는 데이터DMA콘트롤러(310)의 DMA 동작이 시작될 때, 다음의 DMA 동작을 위해 필요한 변수를 미리 설정한다(S540).

메인제어부(330)는 마지막 디스크립터가 지시하는 메모리 시작주소에 대한 데이터 입출력이 수행되어 DMA 동작이 종료되었는지를 판단하고(S550), 종료되지 않은 경우에는 데이터DMA콘트롤러(330)를 제어하여 다음의 DMA 동작을 위해 미리 설정된 변수에 따라 DMA 동작을 수행한다(S530).

따라서, 디스크립터DMA콘트롤러(320)에 의해 메모리로부터 독출되어온 디스크립터들에 대해 디스크립터DMA콘트롤러(320)의 변수 설정 동작과 데이터DMA콘트롤러(330)의 DMA 동작이 반복적으로 수행됨으로써, 독출되어온 디스크립터 모두에 대한 DMA 데이터 입출력 동작이 종료된다.

따라서, CPU는 DMA 동작의 시작을 명령하는 단계에서만 DMA 동작에 관계하며 이후의 반복적인 DMA 동작에는 관여하지 않는다.

이상 설명한 바와 같이, 본 발명에 따르면, DMA데이터전송장치는 메모리의 데이터 입출력 명령을 CPU로부터 전송받고, DMA 동작을 위해 필요한 디스크립터들을 디스크립터DMA콘트롤러가 독출하고, 반복되는 각 DMA 동작에 필요한 변수를 디스크립터DMA콘트롤러에 의해 설정하고 DMA 동작을 수행하여, CPU의 간섭없이 독자적으로 DMA 동작을 수행할 수 있다.

또한, CPU의 간섭없이 다중 버퍼링 DMA 동작이 진행되어, DMA 동작의 지연 발생없이 신속한 수행이 가능하여 DMA데이터전송장치의 성능이 향상되고, CPU의 자원이 낭비되지 않아 전체 시스템의 성능이 향상된다.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

도 1은 일반적인 DMA 데이터전송장치를 포함하는 컴퓨터 시스템의 일부를 개략적으로 나타내는 도면,

도 2는 일반적인 DMA 데이터전송장치의 동작에 따른 타이밍도,

도 3은 본 발명의 실시예에 따른 DMA 데이터전송장치를 나타내는 블럭도,

도 4는 본 발명의 실시예에 따른 DMA 데이터전송장치의 동작에 따른 타이밍도, 그리고

도 5는 본 발명의 실시예에 따른 DMA 데이터전송장치의 동작을 나타낸 흐름도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : DMA 데이터전송장치 310 : 데이터 DMA 콘트롤러

320 : 디스크립터 DMA 콘트롤러 330 : 메인제어부

340 : 버퍼 350 : 코어로직

Claims (5)

1. 다중 버퍼링 방식으로 메모리의 데이터 입출력을 제어하는 DMA데이터전송장치에 있어서,

   상기 메모리의 데이터 입출력 동작 제어를 위한 소정의 변수를 각각 포함하는 일련의 디스크립터를 상기 메모리로부터 독출하는 디스크립터DMA콘트롤러;

   상기 변수에 따라 상기 메모리의 입출력을 제어하는 데이터DMA콘트롤러; 및

   상기 DMA데이터전송장치와 연결된 CPU로부터 상기 디스크립터를 독출하기 위한 상기 메모리의 주소를 포함하는 데이터 입출력 명령을 전송받아 상기 디스크립터DMA콘트롤러 및 상기 데이터DMA콘트롤러의 동작을 제어하는 메인제어부;를 포함하는 것을 특징으로 하는 DMA데이터전송장치.
2. 제 1항에 있어서,

   상기 디스크립터DMA콘트롤러는 상기 디스크립터에 포함된 소정의 변수를 상기 데이터DMA콘트롤러의 동작을 위해 미리 설정하는 것을 특징으로 하는 DMA데이터전송장치.
3. 제 2항에 있어서,

   상기 디스크립터DMA콘트롤러는, 미리 설정된 상기 변수에 따라 상기 데이터DMA콘트롤러가 동작하는 동안, 다음 번의 상기 데이터DMA콘트롤러의 동작을 위한 상기 변수를 미리 설정하는 것을 특징으로 하는 DMA데이터전송장치.
4. 다중 버퍼링 방식으로 메모리의 데이터 입출력을 제어하는 DMA 데이터전송방법에 있어서,

   상기 DMA데이터전송장치와 연결된 CPU로부터 데이터 입출력 명령을 수신하는 단계;

   상기 메모리의 데이터 입출력 동작 제어를 위한 소정의 변수를 각각 포함하는 일련의 디스크립터들을 상기 메모리로부터 독출하고, 상기 최초의 디스크립터에 포함된 변수를 미리 설정하는 단계;

   설정된 상기 변수에 따라 상기 메모리의 입출력을 제어하는 단계; 및

   다음번의 상기 디스크립터에 포함된 상기 변수를 미리 설정하는 단계;를 포함하는 것을 특징으로 하는 DMA 데이터전송방법.
5. 제 4항에 있어서,

   상기 디스크립터들에 대한 상기 메모리의 입출력이 모두 종료되었는지를 판단하는 단계;를 더 포함하고, 모두 종료되지 않은 경우 상기 입출력 제어 단계로 회귀하는 것을 특징으로 하는 DMA 데이터전송방법.