JP2829091B2 - データ処理システム - Google Patents

データ処理システム

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JP2829091B2 JP2103536A JP10353690A JP2829091B2 JP 2829091 B2 JP2829091 B2 JP 2829091B2 JP 2103536 A JP2103536 A JP 2103536A JP 10353690 A JP10353690 A JP 10353690A JP 2829091 B2 JP2829091 B2 JP 2829091B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータ処理システムに関し、特にモジュー
ル間のコマンド転送、データ転送、およびステータス転
送を同一バス上で実行するデータ処理システムに関す
る。
（従来の技術） 一般に、ディスク装置等の入出力装置とホストコンピ
ュータとの間には、その間のデータ転送を制御するため
の入出力制御装置が設けられている。この入出力制御装
置は、コマンド、データ、およびステータス等の転送情
報を入出力装置との間で授受する。この場合、これらコ
マンド、データ、およびステータス等の転送情報は、ど
れも同一バス上を介して入出力制御装置と入出力装置間
で転送される。
このため、従来は、コマンド転送、データ転送、およ
びステータス転送を区別するために、入出力制御装置内
部のCPUが、転送内容の認識および制御を各情報の転送
毎に逐一行う必要があった。
１個の入出力制御装置で１個の入出力装置を制御する
場合には前述のような従来方式で特に問題はないが、１
個の入出力制御装置に複数のチャネルを設けて複数の入
出力装置を制御する場合には、入出力制御装置内部のCP
Uにかかる負荷が増大されてしまう。なぜなら、複数の
入出力装置を制御する場合には、入出力制御装置内部の
CPUは、前述のようなコマンド転送、データ転送、およ
びステータス転送を区別するために各入出力装置とのデ
ータ転送全てに介入しなければならず、さらに各入出力
装置の能力に合わせたデータ転送制御を実行する必要が
あるためである。
したがって、従来のデータ転送制御方式では、入出力
制御装置のチャネル性能が低下されてしまい、全ての入
出力装置を効率良く働かせる事が困難であった。
（発明が解決しようとする課題） 従来では、コマンド転送、データ転送、およびステー
タス転送を区別するために各入出力装置とのデータ転送
全てにCPUが介入しなければならず、これによってチャ
ネル性能が低下さてしまう欠点があった。
この発明はこのような点に鑑みてなされたもので、CP
Uが逐一介入すること無しにコマンド転送、データ転
送、およびステータス転送を区別した状態でデータ転送
できるようにし、充分なチャネル性能を実現することが
できるデータ処理システムを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） この発明は、モジュール間のコマンド転送、データ転
送、およびステータス転送を同一バス上で実行するデー
タ処理システムにおいて、前記モジュール間で授受され
るコマンド、データ、およびステータスの各転送情報を
一時的に格納するFIFOバッファと、前記各転送情報の種
類を示す識別フラグを生成しその識別フラグを前記各転
送情報に対応させて前記FIFOバッファに設定する識別フ
ラグ設定手段と、前記各転送情報が前記識別フラグによ
って区別された状態で転送されるように、前記FIFOバッ
ファから前記各転送情報とそれに対応する識別フラグを
転送する手段とを具備することを特徴とする。
（作用） このデータ処理システムにおいては、転送情報と識別
フラグの両方が一緒にFIFOバッファに設定されるので、
FIFOバッファから出力される識別フラグによって転送情
報がコマンド、データ、およびステータスのいずれであ
るかを受信側モジュールが認識することができる。この
ため、識別フラグを一旦設定した後は、CPUが逐一介入
すること無しに、コマンド転送、データ転送、およびス
テータス転送を区別した状態でデータ転送ができるよう
になり、充分なチャネル性能を実現することが可能とな
る。
（実施例） 以下、図面を参照して、この発明の実施例を説明す
る。
第１図にはこの発明の一実施例に係わるデータ転送制
御方式を実現するための入出力制御装置のシステム構成
が示されている。
入出力制御装置11はハードディスク装置18とフロッピ
ーディスク装置19の２個の入出力装置をホストコンピュ
ータ（図示せず）の指示にしたがって制御するものであ
り、この入出力制御装置11は、バス20を介してハードデ
ィスク装置18に接続されていると共に、バス21を介して
フロッピーディスク装置19に接続されている。この入出
力制御装置11には、CPU13、RAM14、直接メモリアクセス
コントローラ（DMAC）15、および入出力バッファ16,17
が設けられている。これらCPU13、RAM14、直接メモリア
クセスコントローラ（DMAC）15、および入出力バッファ
16,17は、システムバス12を介して相互接続されてい
る。
CPU13は、ハードディスク装置18とフロッピーディス
ク装置19のそれぞれと各種のデータ転送を実行するため
に、入出力制御装置11全体の動作を制御する。RAM14に
は、入出力制御装置11とハードディスク装置18間、又は
入出力制御装置11とフロッピーディスク装置19間で授受
されるデータが格納される。
直接メモリアクセスコントローラ（DMAC）15は、CPU1
3の介入無しでRAM13とハードディスク装置18間、又はRA
M13とフロッピーディスク装置19間のデータ転送を実行
制御する。
入出力バッファ部16,17はそれぞれ送信用と受信用の
２個のFIFOバッファを利用して構成されるものであり、
入出力バッファ部16は入出力制御装置11とハードディス
ク装置18間のデータ転送に使用され、入出力バッファ部
17は入出力制御装置11とフロッピーディスク装置19間の
データ転送に使用される。
この入出力制御装置11において、RAM14の内容をハー
ドディスク装置18に書き込む場合には、ハードディスク
装置18側の書き込みアドレスがコマンドとして入出力制
御装置11からハードディスク装置18へ転送される。そし
て、このコマンドにに引き続き、ライトデータが入出力
制御装置11からハードディスク装置18へ転送される。
この転送処理において、CPU13は、まず、転送情報が
コマンドであることを示す識別フラグとコマンドとを１
組として入出力バッファ部16の送信用FIFOバッファに格
納し、その後で直接メモリアクセスコントローラ15を起
動させる。これにより、既に入出力バッファ部16の送信
用FIFOバッファに格納されているコマンドと識別フラグ
との組みの後ろに連続して、転送情報がデータであるこ
とを示す識別フラグとデータとの組が格納される。入出
力バッファ部16の送信用FIFOバッファから出力されるコ
マンド識別フラグおよびデータ識別フラグによって、コ
マンド転送およびデータ転送の区別がなされた状態で、
情報がハードディスク装置18に転送される。
CPU13は、直接メモリアクセスコントローラ15を起動
しているので、ハードディスク装置18の都合に関係なく
そのハードディスク装置18へのデータ転送制御から一時
解放される。このため、必要があれば、CPU13は、フロ
ッピーディスク装置19に対するデータ転送制御に移るこ
とができる。
ハードディスク装置18へのデータ転送が終了すると、
ハードディスク装置18から入出力制御装置11にステータ
スが転送されるが、この場合、転送情報がステータスで
あることを示すステータス識別フラグがそのステータス
と一緒に入出力バッファ部16の受信用FIFOバッファに格
納される。受信用FIFOバッファから出力されるステータ
ス識別フラグはCPU13によって読み取られ、これによっ
てCPU13に割り込みをかけられて一連のデータ転送処理
が終了される。
入出力バッファ部16,17の具体的な構成の一例を第２
図に示す。ここでは、入出力バッファ部16に対応した構
成だけが代表して示されている。
第２図に示されているように、入出力バッファ部16
は、送信用FIFOバッファ30、受信用FIFOバッファ31、コ
マンド識別フラグジェネレータ32、コマンド識別信号ジ
ェネレータ33、ステータス識別フラグジェネレータ33、
およひ割り込み信号ジェネレータ34を備えている。
送信用FIFOバッファ30は、システムバス12を介して転
送されてくる転送情報を入力して、それをバス20を介し
てハードディスク装置18へ順次出力するためのものであ
り、１ビットの識別情報フラグ領域30aと８ビットの転
送情報領域30bとを１ワードの入出力単位とする複数ワ
ード構成である。また、受信用FIFOバッファ31は、バス
20を介してハードディスク装置18から転送されてくる転
送情報を入力して、それをバス12を介してCPU13又はRAM
14に順次出力するためのものであり、送信用FIFOバッフ
ァ30と同様に、１ビットの識別情報フラグ領域31aと８
ビットの転送情報領域31bとを１ワードの入出力単位と
する複数ワード構成である。
コマンド識別フラグジェネレータ32は、CPU13によっ
て設定されるコマンド識別フラグを送信用FIFOバッファ
30に入力するものであり、コマンド転送時には“1"を入
力し、データ転送時には“0"を入力する。コマンド識別
信号ジェネレータ33は、送信用FIFOバッファ30から出力
されるコマンド識別フラグに応じた信号を発生して、コ
マンド転送かデータ転送かをハードディスク装置18に通
知する。
ステータス識別フラグジェネレータ34は、ハードディ
スク装置18により設定されるステータス識別フラグを受
信用FIFOバッファ31に入力するものであり、ステータス
転送時には“1"を入力し、データ転送時には“0"を入力
する。割り込み信号ジェネレータ35は、受信用FIFOバッ
ファ31から出力されるステータス識別フラグが“1"の時
に、CPU13に対する割り込み信号を発生する。
次に、第１図においてCPU13がハードディスク装置18
とフロッピーディスク装置19の２個の入出力装置をより
効率良く動作させるためのデータ転送制御動作の詳細を
第２図を参照して説明する。
ハードディスク装置18にデータを書き込む場合には、
ハードディスク装置18の書き込みアドレスおよびリード
／ライトの区別を示すコマンドを入出力装置11からハー
ドディスク装置18に転送する必要があるが、このコマン
ド転送に先立ち、CPU13はコマンド識別フラグジェネレ
ータ32に“1"を設定する。この後、CPU13は、書き込み
アドレスと書き込み動作を指示するために２バイト分の
コマンドを送信用FIFOバッファ30に入力する。この時、
コマンド識別フラグジェネレータ32の内容つまりフラグ
“1"も、コマンドと一緒に送信用FIFOバッファ30に入力
される。
そして、CPU13は、コマンド識別フラグジェネレータ3
2に“0"を設定した後、直接メモリアクセスコントロー
ラ15を起動する。この時点で、CPU13は、ハードディス
ク装置18に対する制御動作から解放される。
直接メモリアクセスコントローラ15は、CPU13の介入
無しで、RAM14に格納されているライトデータを読み出
し、それを送信用FIFOバッファ30に入力する。この時、
コマンド識別フラグジェネレータ32の内容つまり“0"も
ライトデータと一緒に送信用FIFOバッファ30に入力され
る。これによって、送信用FIFOバッファ30には、図示の
ように、最初の２バイトにそれぞれコマンドと“1"の識
別フラグとの組みが格納され、それに続く所定バイトに
それぞれライトデータと“0"の識別フラグとの組みが格
納される。
この後、直接メモリアクセスコントローラ15によって
送信用FIFOバッファ30の内容がハードディスク装置18に
転送され、ハードディスク装置18はフラグが“1"か“0"
かによってコマンド転送とデータ転送を区別する。
ハードディスク装置18からのリードデータを入出力制
御装置11に転送する場合には、受信用FIFOバッファ31が
使用される。この時、ステータス識別フラグジェネレー
タ34は、ハードディスク装置18からの情報を元にリード
データの転送時には“0"を発生し、ステータスデータの
転送時には“1"を発生する。これらフラグはそれぞれリ
ードデータおよびステータスと同期して受信用FIFOバッ
ファ31に入力される。
受信用FIFOバッファ31のフラグ出力が“0"の場合に
は、直接メモリアクセスコントローラ15によって受信用
FIFOバッファ31の内容つまりリードデータがRAM14に読
み込まれる。また、受信用FIFOバッファ31のフラグ出力
が“1"の場合には、割り込み信号ジェネレータ35によっ
て割り込み信号が発生され、CPU13に割り込みがかけら
れる。これにより、CPU13は転送結果を知るためにFIFO
バッファ31からステータスを読取り、一連の作業を終了
する。
この様に、この実施例においては、転送情報と識別フ
ラグの両方が一緒にFIFOバッファに設定されるので、FI
FOバッファから出力される識別フラグによって転送情報
はコマンド、データ、およびステータスのいずれかに区
別される。このため、識別フラグを一旦設定した後は、
CPUが逐一介入すること無しに、コマンド転送、データ
転送、およびステータス転送を区別した状態でデータ転
送ができるようになり、CPU13の負荷を軽減することが
可能になる。したがって、充分なチャネル性能を実現す
ることが可能となる。
尚、ここでは、ディスク装置を制御する入出力制御装
置について説明したが、この発明のデータ転送制御方式
は、このような入出力制御装置に限らず、モジュール間
のコマンド転送、データ転送、およびステータス転送が
同一バス上で実行される全てのシステムに適用すること
ができる。
［発明の効果］ 以上のように、この発明によれば、CPUが逐一介入す
ること無しにコマンド転送、データ転送、およびステー
タス転送を区別した状態でデータ転送ができるようにな
り、充分なチャネル性能を実現することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わるシステム構成を示
すブロック図、第２図は第１図に示したシステムに設け
られている入出力バッファの具体的な構成の一例を示す
ブロック図である。 11……入出力制御装置、13……CPU、14……RAM、15……
直接メモリアクセスコントローラ、16,17……入出力バ
ッファ部、18……ハードディスク装置、19……フロッピ
ーディスク装置、30……送信用FIFOバッファ、31……受
信用FIFOバッファ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】モジュール間のコマンド転送、データ転
    送、およびステータス転送を同一バス上で実行するデー
    タ処理システムにおいて、 前記モジュール間で授受されるコマンド、データ、およ
    びステータスの各転送情報を一時的に格納するFIFOバッ
    ファと、前記各転送情報の種類を示す識別フラグを生成
    しその識別フラグを前記各転送情報に対応させて前記FI
    FOバッファに設定する識別フラグ設定手段と、前記各転
    送情報が前記識別フラグによって区別された状態で転送
    されるように、前記FIFOバッファから前記各転送情報と
    それに対応する識別フラグを転送する手段とを具備する
    ことを特徴とするデータ処理システム。
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US5404548A (en) 1995-04-04

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