JPH041840A - データ処理システム - Google Patents

データ処理システム

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JPH041840A
JPH041840A JP2103536A JP10353690A JPH041840A JP H041840 A JPH041840 A JP H041840A JP 2103536 A JP2103536 A JP 2103536A JP 10353690 A JP10353690 A JP 10353690A JP H041840 A JPH041840 A JP H041840A
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はモジュール間のコマンド転送、データ転送、
およびステータス転送を同一バス上で実行するデータ転
送制御方式に関し、特に入出力制御装置内部におけるデ
ータ転送制御方式に関する。
（従来の技術） 一般に、ディスク装置等の入出力装置とホストコンピュ
ータとの間には、その間のデータ転送を制御するための
入出力制御装置が設けられている。この入出力制御装置
は、コマンド、データ、およびステータス等の転送情報
を入出力装置との間で授受する。この場合、これらコマ
ンド、データ、およびステータス等の転送情報は、どれ
も同一バス上を介して入出力制御装置と入出力装置間で
転送される。
このため、従来は、コマンド転送、データ転送、および
ステータス転送を区別するために、人出力制御装置内部
のＣＰＵが、転送内容の認識および制御を各情報の転送
毎に逐−行う必要があ；た。
１個の入出力制御装置で１個の入出力装置を制御する場
合には前述のような従来方式で特に問題はないが、１個
の入出力制御装置に複数のチャネルを設けて複数の入出
力装置を制御する場合には、入出力制御装置内部のＣＰ
Ｕにかかる負荷が増大されてしまう。なぜなら、複数の
入出力装置を制御する場合には、入出力制御装置内部の
ＣＰＵは、前述のようなコマンド転送、データ転送、お
よびステータス転送を区別するために各入出力装置との
データ転送全てに介入しなければならず、さらに各入出
力装置の能力に合わせたデータ転送制御を実行する必要
があるためである。
したがって、従来のデータ転送制御方式では、入出力制
御装置のチャ・ネル性能が低下されてしまい、全ての入
出力装置を効率良く働かせる事が困難であった。
（発明が解決しようとする課題） 従来では、コマンド転送、データ転送、およびステータ
ス転送を区別するために各入出力装置とのデータ転送全
てにＣＰＵが介入しなければならず、これによってチャ
ネル性能が低下さてしまう欠点があった。
この発明はこのような点に鑑みてなされたもので、ＣＰ
ｔＪが逐一介入すること無しにコマンド転送、データ転
送、およびステータス転送を区別した状態でデータ転送
できるようにし、充分なチャネル性能を実現することが
できるデータ転送制御方式を提供することを目的とする
。
［発明の構成］ （課題を解決するための手段） この発明によるデータ転送制御方式は、モジュール間の
コマンド転送、データ転送、およびステータス転送を同
一バス上で実行するデータ処理システムにおいて、前記
モジュール間で授受されるコマンド、データ、およびス
テータスの各転送情報を一時的に格納するＦＩＦＯバッ
ファと、前記各転送情報の種類を示す識別フラグを生成
しその識別フラグを前記各転送情報に対応させて前記Ｆ
ＩＦＯバッファに設定する識別フラグ設定手段とを具備
し、各転送情報が前記識別フラグによって区別された状
態で転送されることを特徴とする。
（作用） このデータ転送制御方式においては、転送情報と識別フ
ラグの両方が一緒にＦＩＦＯバッファに設定されるので
、ＦＩＦＯバッファから出力される識別フラグによって
転送情報がコマンド、データ、およびステータスのいず
れであるかを受信側モジュールが認識することができる
。このため、識別フラグを一旦設定した後は、ＣＰＵが
逐一介入すること無しに、コマンド転送、データ転送、
およびステータス転送を区別した状態でデータ転送がで
きるようになり、充分なチャネル性能を実現することが
可能となる。
（実施例） 以下、図面を参照して、この発明の詳細な説明する。
第１図にはこの発明の一実施例に係わるデータ転送制御
方式を実現するための入出力制御装置のシステム構成が
示されている。
入出力制御装置１１はハードディスク装置１８とフロッ
ピーディスク装置１９の２個の入出力装置をホストコン
ピュータ（図示せず）の指示にしたがって制御するもの
であり、この入出力制御装置１１は、バス２０を介して
ハードディスク装置１８に接続されていると共に、バス
２１を介してフロッピーディスク装置１９に接続されて
いる。この入出力制御装置１１には、ＣＰＵ１３、ＲＡ
Ｍ１４、直接メモリアクセスコントローラ（ＤＭＡＣ）
１５、および人出力バッファ１６．１７か設けられてい
る。これらＣＰＵ１３、ＲＡＭ１４、直接メモリアクセ
スコントローラ（ＤＭＡＣ）１５、および人出力バッフ
ァ１６．１７は、システムバス１２を介して相互接続さ
れている。
ＣＰＵ１３は、ハードディスク装置１８とフロッピーデ
ィスク装置１９のそれぞれと各種のデータ転送を実行す
るために、入出力制御装置１１全体の動作を制御する。
ＲＡ〜！１４には、入出力制御装置ＩＩとハードディス
ク装置１８間、又は入出力制御装置１１とフロッピーデ
ィスク装置１９間で授受されるデータが格納される。
直接メモリアクセスコントローラ（ＤＭＡＣ）１５は、
ＣＰＵ１３の介入無しでＲＡ　Ｍ　１３とハードディス
ク装置１８間、又はＲＡＭ１３とフロッピーディスク装
置１９間のデータ転送を実行制御する。
人出力バッファ部１６．１７はそれぞれ送信用と受信用
の２個のＦＩＦＯバッファを利用して構成されるもので
あり、人出力バッファ部１６は入出力制御装置ＩＩとハ
ードディスク装置１０１間のデータ転送に使用され、人
出力バッファ部１７は入出力制御装置１１とフロッピー
ディスク装置１９間のデータ転送に使用される。
この人出力制御装置１１において、ＲＡＭ１４の内容を
ハードディスク装置１８に書き込む場合には、ハードデ
ィスク装置１８側の書き込みアドレスがコマンドとして
入出力制御装置１１からハードディスク装置１８へ転送
される。そして、このコマンドにに引き続き−、ライト
データが入出力制御装置１１からハードディスク装ｆｆ
１１ｇへ転送される。
この転送処理において、ＣＰＵ１３は、まず、転送情報
がコマンドであることを示す識別フラグとコマンドとを
１組として人出力バッファ部Ｉ６の送信用ＦＩＦＯバッ
ファに格納し、その後で直接メモリアクセスコントロー
ラ１５を起動させる。
これにより、既に人出力バッファ部１６の送信用ＦＩＦ
Ｏバッファに格納されているコマンドと識別フラグとの
組みの後ろに連続して、転送情報がデータであることを
示す識別フラグとデータとの組が格納される。人出力バ
ッフ７部１６の送信用ＦＩＦＯバッファから出力される
コマンド識別フラグおよびデータ識別フラグによって、
コマンド転送およびデータ転送の区別がなされた状態で
、情報がハードディスク装置１８に転送される。
ＣＰＵ１３は、直接メモリアクセスコントローラ１５を
起動しているので、ハードディスク装ｆｉｆＮｌの都合
に関係なくそのハードディスク装置１８へのデータ転送
制御から一時解放される。このため、必要かあれば、Ｃ
ＰＵ１３は、フロッピーディスク装置１９に対するデー
タ転送制御に移ることができる。
ハードディスク装置１８へのデータ転送が終了すると、
ハードディスク装置１Ｂから入出力制御装置１１にステ
ータスが転送されるが、この場合、転送情報がステータ
スであることを示すステータス識別フラグがそのステー
タスと一緒に人出力バッファ部１６の受信用ＦＩＦＯバ
ッファに格納される。
受信用ＦＩＦＯバッファから出力されるステータス讃別
フラグはＣＰＵ１３によって読み取られ、これによって
ＣＰＵ１３に割り込みをかけられて一連のデータ転送処
理か終了される。
人出力バッフ７部１６．１７の具体的な構成の一例を第
２図に示す。ここでは、人出力バッファ部１６に対応し
た構成だけが代表して示されている。
第２図に示されているように、人出力バッファ部】６は
、送信用ＦＩＦＯバッファ３０、受信用ＦＩＦＯバッフ
ァ３１．コマンド識別フラグジェネレータ３２、コマン
ド識別信号ジェネレータ３３、ステータス識別フラグジ
ェネレータ３３、および割り込み信号ジェネレータ３４
を備えている。
送信用ＦＩＦＯバッファ３０は、システムバス１２を介
して転送されてくる転送情報を入力して、それをバス２
０を介してハードディスク装置１８へ順次出力するため
のものであり、１ビツトの識別情報フラグ領域３０ａと
８ビツトの転送情報領域３０ｂとを１ワードの入出力単
位とする複数ワード構成である。また、受信用ＦＩＦＯ
バッファ３１は、バス２０を介してハードディスク装Ｗ
１８から転送されてくる転送情報を入力して、それをバ
ス１２を介してＣＰＵ１３又はＲＡ　Ｍ　１４に順次出
力するためのものであり、送信用ＦＩＦＯバッファ３０
と同様に、１ビツトの識別情報フラグ領域３１ａと８ビ
ツトの転送情報領域３１ｂとを１ワードの入出力単位と
する複数ワード構成である。
コマンド識別フラグジェネレータ３２は、ＣＰＵ１３に
よって設定されるコマンド識別フラグを送信用ＦＩＦＯ
バッファ３０に入力するものであり、コマンド転送時に
は“１”を入力し、データ転送時には“０“を入力する
。コマンド識別信号ジェネレータ３３は、送信用ＦＩＦ
Ｏバッファ３０から出力されるコマンド識別フラグに応
じた信号を発生して、コマンド転送かデータ転送かをハ
ードディスク装置１８に通知する。
ステータス識別フラグジェネレータ３４は、ハードディ
スク装置１８により設定されるステータス識別フラグを
受信用ＦＩＦＯバッファ３１に入力するものであり、ス
テータス転送時には“１”を入力し、データ転送時には
“０”を入力する。割り込み信号ジェネレータ３５は、
受信用ＦＩＦＯバッファ３１から出力されるステータス
識別フラグが“１″の時に、ＣＰＵ１３に対する割り込
み信号を発生する。
次に、第１図においてＣＰ　ＩＪ　１３がハードディス
ク装置１８とフロッピーディスク装置１９の２個の入出
力装置をより効率良く動作させるためのデータ転送制御
動作の詳細を第２図を参照して説明する。
ハードディスク装置１８にデータを書き込む場合には、
ハードディスク装置１８の書き込みアドレスおよびリー
ド／ライトの区別を示すコマンドを入出力装置１１から
ハードディスク装置１８に転送する必要があるが、この
コマンド転送に先立ち、ＣＰＵ１３はコマンド識別フラ
グジェネレータ３２に“１″を設定する。この後、ＣＰ
Ｕ１３は、書き込みアドレスと書き込み動作を指示する
ために２バイト分のコマンドを送信用ＦＩＦＯバッファ
３０に入力する。この時、コマンド識別フラグジェネレ
ータ３２の内容つまりフラグ１″も、コマンドと一緒に
送信用ＦＩＦＯバッファ３０に入力される。
そして、ＣＰＵ１３は、コマンド識別フラグジェネレー
タ３２に“Ｏ”を設定した後、直接メモリアクセスコン
トローラ１５を起動する。この時点て、ＣＰＵ１３は、
ハードディスク装置１８に対する制御動作から解放され
る。
直接メモリアクセスコントローラ１５は、ＣＰＵ１３の
介入無して、ＲＡ　Ｍ　１４に格納されているライトデ
ータを読み比し、それを送信用ＦＩＦＯバッファ３０に
入力する。この時、コマンド識別フラグジェネレータ３
２の内容つまり“０”もライトデータと一緒に送信用Ｆ
ＩＦＯバッファ３０に入力される。これによって、送信
用ＦＩＦＯバッファ３０には、図示のように、最初の２
バイトにそれぞれコマンドと“１″の識別フラグとの組
みが格納され、それに続く所定バイトにそれぞれライト
データと“０”の識別フラグとの組みが格納される。
この後、直接メモリアクセスコントローラ１５によって
送信用ＦＩＦＯバッファ３０の内容がハードディスク装
置１８に転送され、ハードディスク装置１８はフラグが
“１”か“０”かによってコマンド転送とデータ転送を
区別する。
ハードディスク装置１８からのリードデータを入出力制
御装置１１に転送する場合には、受信用ＦＩＦＯバッフ
ァ３１が使用される。この時、ステータス識別フラグ−
ジェネレータ３４は、ハードディスク装置１８からの情
報を元にリードデータの転送時には“０”を発生し、ス
テータスデータの転送時には“１′を発生する。これら
フラグはそれぞれリードデータおよびステータスと同期
して受信用ＦＩＦＯバッファ３１に入力される。
受信用ＦＩＦＯバッファ３１のフラグ出力か“０”の場
合には、直接メモリアクセスコントローラ１５によって
受信用ＦＩＦＯバッファ３１の内容つまりリードデータ
がＲＡ　Ｍ　１４に読み込まれる。また、受信用ＦＩＦ
Ｏバッファ３１のフラグ出力が“１″の場合には、割り
込み信号ジェネレータ３５によって割り込み信号が発生
され、ＣＰ　Ｕ　１Ｂに割り込みかかけられる。これに
より、ＣＰＵ１３は転送結果を知るためにＦＩＦＯバッ
ファ３１からステータスを読取り、一連の作業を終了す
る。
この様に、この実施例においては、転送情報と１別フラ
グの両方が一緒にＦＩＦＯバッファに設定されるので、
ＦＩＦＯバッファから出力される識別フラグによって転
送情報はコマンド、データ、およびステータスのいずれ
かに区別される。このため、識別フラグを一旦設定した
後は、ＣＰＵか逐一介入すること無しに、コマンド転送
、データ転送、およびステータス転送を区別した状態で
データ転送ができるようになり、ＣＰＵ１３の負荷を軽
減することか可能になる。したがって、充分なチャネル
性能を実現することが可能となる。
尚、ここでは、ディスク装置を制御する人出力制御装置
について説明したが、この発明のデータ転送制御方式は
、このような入出力制御装置に限らず、モジュール間の
コマンド転送、データ転送、およびステータス転送が同
一バス上で実行される全てのシステムに適用することが
できる。
［発明の効果］ 以上のように、この発明によれば、ＣＰＵが逐一介入す
ること無しにコマンド転送、データ転送、およびステー
タス転送を区別した状態でデータ転送ができるようにな
り、充分なチャネル性能を実現することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わるシステム構成を示
すブロック図、第２図は第１図に示したシステムに設け
られている人出力バッファの具体的な構成の一例を示す
ブロック図である。 １１・・・入出力制御装置、１３・・・ＣＰＵ５１４・
・・ＲＡＭ。 １５・・・直接メモリアクセスコントローラ、１６．１
７・・・人出力バッフ７部、１８・・・ハードディスク
装置、１９・・・フロッピーディスク装置、３０・・・
送信用ＦＩＦＯバッファ、３１・・・受信用ＦＩＦＯバ
ッファ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

  1. 【特許請求の範囲】 モジュール間のコマンド転送、データ転送、およびステ
    ータス転送を同一バス上で実行するデータ処理システム
    において、 前記モジュール間で授受されるコマンド、データ、およ
    びステータスの各転送情報を一時的に格納するＦＩＦＯ
    バッファと、前記各転送情報の種類を示す識別フラグを
    生成しその識別フラグを前記各転送情報に対応させて前
    記ＦＩＦＯバッファに設定する識別フラグ設定手段とを
    具備し、各転送情報が前記識別フラグによって区別され
    た状態で転送されることを特徴とするデータ転送制御方
    式。
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