JPS58101322A - デ−タ転送制御回路 - Google Patents
デ−タ転送制御回路Info
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- JPS58101322A JPS58101322A JP20004881A JP20004881A JPS58101322A JP S58101322 A JPS58101322 A JP S58101322A JP 20004881 A JP20004881 A JP 20004881A JP 20004881 A JP20004881 A JP 20004881A JP S58101322 A JPS58101322 A JP S58101322A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、記憶装置と、該記憶装置中に格納されている
命令に従って情報を処理する中央処理装置（以下ＣＰＵ
と略す）と、入出力パスに少なくとも一つ接続された周
辺装置とを含むデータ処理システムにおけるデータ転送
制御回路に関する。
命令に従って情報を処理する中央処理装置（以下ＣＰＵ
と略す）と、入出力パスに少なくとも一つ接続された周
辺装置とを含むデータ処理システムにおけるデータ転送
制御回路に関する。
複数のＣＰＵにより少なくとも１つの周辺装置を共有す
るシステムでは２例えば２台のＣＰＵで３台の周辺装置
を共有する場合、第１図〜第３図に示されるようなシス
テム構成がなされていた。これ等の図において、１，２
はＣＰＵ 、 ３は周辺装置。
るシステムでは２例えば２台のＣＰＵで３台の周辺装置
を共有する場合、第１図〜第３図に示されるようなシス
テム構成がなされていた。これ等の図において、１，２
はＣＰＵ 、 ３は周辺装置。
４はパス結合装置である。
第１図に示す方法では、パス結合装置４により。
パス全体が論理的又は物理的に切替るため・マスに接続
される総ての装置が切替シ、装置の共有効率が悪くなる
と云う欠点があった。
される総ての装置が切替シ、装置の共有効率が悪くなる
と云う欠点があった。
また第２図に示す方法では９周辺装置の接続口が固定的
でシステム構成上自由度が低いうえ接続口のインターフ
ェース回路が接続口の数だけ必要となり９価格的に高く
なると云う欠点があった。
でシステム構成上自由度が低いうえ接続口のインターフ
ェース回路が接続口の数だけ必要となり９価格的に高く
なると云う欠点があった。
第３図に示す方法は、安価で装置の共有効率が良い。し
かし、データ転送を行う場合、データを送出する側は、
転送したいデータと共に転送先を示すために入出力パス
上で唯一の固定又は半固定的に設定された転送先機器認
識アドレスを入出力パスに発−生し、入出力パス上に接
続されている一つ以上の周辺装置３は１．入出力パス上
の転送先機器認識アドレスと自身に設定された機器認識
アドレスと比較し１合致した装置が入出力パス上のデー
タを取込んでデータ転送を行っていた。この機器認識ア
ドレスが固定又は半固定的であるため、 ＣＰＵ １と
ＣＰＵ ２との間で複雑な周辺装置３の使用の管理制御
が必要となり、このシステム構成の利点を十分に発揮す
ることができなかった。
かし、データ転送を行う場合、データを送出する側は、
転送したいデータと共に転送先を示すために入出力パス
上で唯一の固定又は半固定的に設定された転送先機器認
識アドレスを入出力パスに発−生し、入出力パス上に接
続されている一つ以上の周辺装置３は１．入出力パス上
の転送先機器認識アドレスと自身に設定された機器認識
アドレスと比較し１合致した装置が入出力パス上のデー
タを取込んでデータ転送を行っていた。この機器認識ア
ドレスが固定又は半固定的であるため、 ＣＰＵ １と
ＣＰＵ ２との間で複雑な周辺装置３の使用の管理制御
が必要となり、このシステム構成の利点を十分に発揮す
ることができなかった。
本発明の目的は“、上記欠点を除去することにある。
本発明によれば、記憶装置と、該記憶装置中に格納され
ている命令に従って情報を処理する中央処理装置と、入
出力パスに少なくとも一つ接続された周辺装置とを含む
データ処理システムにおけるデータ転送制御回路におい
て、データ転送時。
ている命令に従って情報を処理する中央処理装置と、入
出力パスに少なくとも一つ接続された周辺装置とを含む
データ処理システムにおけるデータ転送制御回路におい
て、データ転送時。
データ転送を要求した側の装置の機器認識アドレスまた
はそれに類するものによって、データ転送を要求された
側の装置の機器認識アドレスを修飾することが出来る回
路を備えたことを特徴とするデータ転送制御回路が得ら
れる。
はそれに類するものによって、データ転送を要求された
側の装置の機器認識アドレスを修飾することが出来る回
路を備えたことを特徴とするデータ転送制御回路が得ら
れる。
本発明に従えば１周辺装置等の装置を複数の中央処理装
置により共有するシステムを構成する場合に、安価で共
有効率の良いシステム構成を組むことが出来る。
置により共有するシステムを構成する場合に、安価で共
有効率の良いシステム構成を組むことが出来る。
以下図面を参照して説明する。
第４図は従来のデータ転送制御回路を用いたシステム構
成を示した図である。この図を参照して。
成を示した図である。この図を参照して。
固定又は半固定的に機器認識アドレスを設定したデータ
転送制御回路の制御動作について説明する。
転送制御回路の制御動作について説明する。
図においてＣＰＵ １及びＣＰＵ ２が周辺装置３を使
用しようとする時、 ＣＰＵから入出力パス５に周辺装
置３の機器認識アドレスと制御データを送出する。周辺
装置３では機器認識アドレスが、アドレスパ、ファ６．
アドレス信号線７を経由して比較器８に送られる。一方
入出力パス５上に唯一に固定又は半固定的に設定される
周辺装置３の機器認識アドレスが９機器認識アドレス設
定回路９で設定されておシ機器認識アドレス設定信号線
ｌＯを経て比較器８に送られている。比較器８でアドレ
ス信号線７と機器認識アドレス設定信号線１０と比較し
、一致すればアドレス〒致信号が発生し。
用しようとする時、 ＣＰＵから入出力パス５に周辺装
置３の機器認識アドレスと制御データを送出する。周辺
装置３では機器認識アドレスが、アドレスパ、ファ６．
アドレス信号線７を経由して比較器８に送られる。一方
入出力パス５上に唯一に固定又は半固定的に設定される
周辺装置３の機器認識アドレスが９機器認識アドレス設
定回路９で設定されておシ機器認識アドレス設定信号線
ｌＯを経て比較器８に送られている。比較器８でアドレ
ス信号線７と機器認識アドレス設定信号線１０と比較し
、一致すればアドレス〒致信号が発生し。
アドレス一致信号線１１を経てデータバッファ１２に送
られる。この信号があると入出力パス５から制御データ
がデータ・々ッファ１２に取込まれ。
られる。この信号があると入出力パス５から制御データ
がデータ・々ッファ１２に取込まれ。
データ信号線１３を経由して命令制御回路１４に送られ
、制御データの内容に該当する動作が行われる。
、制御データの内容に該当する動作が行われる。
しかし上記のデータ転送制御回路では、 ＣＰＵ １か
らでもＣＰＵ ２からでも任意の時に使用出来るため、
各々のＣＰＵの間で周辺装置３の使用に関する複雑なと
り決めの制御がなされなければならない上９間違ってそ
のとり決めを破った場合周辺ｉｔ３の動作が保証されな
くなる。この欠点を補うため第１図及び第２図のシステ
ム構成をとるが、それぞれ前述のとおシ欠点があった。
らでもＣＰＵ ２からでも任意の時に使用出来るため、
各々のＣＰＵの間で周辺装置３の使用に関する複雑なと
り決めの制御がなされなければならない上９間違ってそ
のとり決めを破った場合周辺ｉｔ３の動作が保証されな
くなる。この欠点を補うため第１図及び第２図のシステ
ム構成をとるが、それぞれ前述のとおシ欠点があった。
第５図は本発明によるデー”夕転送制御回路を用いたシ
ステム構成を示した図である。この図を参照して９本発
明によるデータ転送制御を説明する。
ステム構成を示した図である。この図を参照して９本発
明によるデータ転送制御を説明する。
図においてＣＰＵ １及びＣＰＵ ２が周辺装置３を使
用しようとする時、従来と同様ＣＰＵから入出力パス５
に周辺装置３−機器認識アドレスと制御データを送出す
るが、 ＣＰＵ １が周辺装置３を使用しようとすると
、 ＣＰＵ ｌからは２周辺装置３の機器認識アドレス
設・定回路９で膜流されている宛先機器認識アドレス及
びＣＰＩ） １の送り元機器認識アドレス及びＣＰＵ
１が周辺装置３を接続したい旨を示す制御データを入出
力パス５に送出する。周辺装置３では宛先機器認識アド
レスをアドレスノ９ツファ６、アドレス信号線７を経由
して比較器８に送られる。また機器認識アドレス設定回
路９で設定されている周辺装置３の機器認識アドレスが
９機器認識アドレス設定信号線１０を経て比較器８に送
られている。比較器８で比較して一致すればアドレス一
致信号が発生し、アドレス一致信号線１１を経てデータ
バッファ１２に送られる。この信号があると入出力パス
５から制御データがデータ・々ッファ１２に取込まれデ
ータ信号線１３を経由して命令制御回路１４に送られる
。命令制御回路１４ではこの制御データの内容からＣＰ
Ｕ １が周辺装置３を接続したい旨を示すデータである
事を判断し、データバッファ１２又はアドレスバッファ
６に格納されているＣＰＵ １の送多元機器認識アドレ
スが、アドレス制御信号線１５を経てまた命令制御回路
１４からセット信号がセット信号線１６を経て共に機器
認識アドレス修飾制御回路１７に送られセットされる。
用しようとする時、従来と同様ＣＰＵから入出力パス５
に周辺装置３−機器認識アドレスと制御データを送出す
るが、 ＣＰＵ １が周辺装置３を使用しようとすると
、 ＣＰＵ ｌからは２周辺装置３の機器認識アドレス
設・定回路９で膜流されている宛先機器認識アドレス及
びＣＰＩ） １の送り元機器認識アドレス及びＣＰＵ
１が周辺装置３を接続したい旨を示す制御データを入出
力パス５に送出する。周辺装置３では宛先機器認識アド
レスをアドレスノ９ツファ６、アドレス信号線７を経由
して比較器８に送られる。また機器認識アドレス設定回
路９で設定されている周辺装置３の機器認識アドレスが
９機器認識アドレス設定信号線１０を経て比較器８に送
られている。比較器８で比較して一致すればアドレス一
致信号が発生し、アドレス一致信号線１１を経てデータ
バッファ１２に送られる。この信号があると入出力パス
５から制御データがデータ・々ッファ１２に取込まれデ
ータ信号線１３を経由して命令制御回路１４に送られる
。命令制御回路１４ではこの制御データの内容からＣＰ
Ｕ １が周辺装置３を接続したい旨を示すデータである
事を判断し、データバッファ１２又はアドレスバッファ
６に格納されているＣＰＵ １の送多元機器認識アドレ
スが、アドレス制御信号線１５を経てまた命令制御回路
１４からセット信号がセット信号線１６を経て共に機器
認識アドレス修飾制御回路１７に送られセットされる。
機器認識アドレス修飾制御回路１７からは１機器認識ア
ドレス修飾信号がアドレス修飾制御信号線１８を経て比
較器８に送られ、これ以後周辺装置３はＣＰＵ ｌの機
器認識アドレスによって修飾された機器認識アドレスと
して動作し、 ＣＰＵ ２からの周辺装置３の機器認識
アドレス設定回路９で設定された機器認識アドレスやＣ
ＰＵ ２の機器認識アドレスによって修飾された機器認
識アドレスでは動作しない様になる。
ドレス修飾信号がアドレス修飾制御信号線１８を経て比
較器８に送られ、これ以後周辺装置３はＣＰＵ ｌの機
器認識アドレスによって修飾された機器認識アドレスと
して動作し、 ＣＰＵ ２からの周辺装置３の機器認識
アドレス設定回路９で設定された機器認識アドレスやＣ
ＰＵ ２の機器認識アドレスによって修飾された機器認
識アドレスでは動作しない様になる。
この状態はＣＰＵ １から周辺装置３を切離したい旨を
示す制御データを送出する迄つづけられる。
示す制御データを送出する迄つづけられる。
この制御データが周辺装置３の命令制御回路１４に送ら
れ′て来ると、命令制御回路１４ではこの制御データが
ＣＰＵ １が周辺装置３を切離したい旨を示すデータで
ある事を判断し、リセット信号をリセット信号線１９を
経由して機器認識アドレス修飾制御回路１７に送られリ
セットされる。これ以後周辺装置３は機器認識アドレス
設定回路９で設定された機器認識アドレスでのみ動作し
、 ＣＰＵ １の機器認識アドレスで修飾された機器認
識アドレスで＾動作しなくなる なおＣＰＵ １の機器認識アドレスによって修飾された
機器認識アドレスで周辺装置３が動作している場合に、
ＣＰＵ ２から機器認識アドレス設定回路９で設定さ
れた機器認識アドレスでＣＰＵ ２が周辺装置３の接続
をしたい旨の制御データを入出力バス５に送出した場合
は、上記のように無応答（該当する機器認識アドレスな
し）とするか、また応用として周辺装置３は一応受取り
ＣＰＵ ２に接続出来ない旨の応答をしても良い。
れ′て来ると、命令制御回路１４ではこの制御データが
ＣＰＵ １が周辺装置３を切離したい旨を示すデータで
ある事を判断し、リセット信号をリセット信号線１９を
経由して機器認識アドレス修飾制御回路１７に送られリ
セットされる。これ以後周辺装置３は機器認識アドレス
設定回路９で設定された機器認識アドレスでのみ動作し
、 ＣＰＵ １の機器認識アドレスで修飾された機器認
識アドレスで＾動作しなくなる なおＣＰＵ １の機器認識アドレスによって修飾された
機器認識アドレスで周辺装置３が動作している場合に、
ＣＰＵ ２から機器認識アドレス設定回路９で設定さ
れた機器認識アドレスでＣＰＵ ２が周辺装置３の接続
をしたい旨の制御データを入出力バス５に送出した場合
は、上記のように無応答（該当する機器認識アドレスな
し）とするか、また応用として周辺装置３は一応受取り
ＣＰＵ ２に接続出来ない旨の応答をしても良い。
以上の説明により明らかなように１本発明ではデータ転
送をしたい側の機器認識アドレスによってデータ転送を
要求されている側の機器認識アドレスを修飾することが
出来るので、第３図に〜示すシステム構成となった場合
、 ＣＰＵ １とＣＰＵ ２との間で複雑な周辺装置の
使用管理制御が不用なうえ。
送をしたい側の機器認識アドレスによってデータ転送を
要求されている側の機器認識アドレスを修飾することが
出来るので、第３図に〜示すシステム構成となった場合
、 ＣＰＵ １とＣＰＵ ２との間で複雑な周辺装置の
使用管理制御が不用なうえ。
また間違って使用が許されていないＣＰＵから使用され
ようとしても周辺装置が受付けないので誤動作を防止出
来る。また第１図に示すシステム構成をとらなくても周
辺装置個別に接続切断制御が出来るので２周辺装置の共
有効率が良くなると云う効果がある。
ようとしても周辺装置が受付けないので誤動作を防止出
来る。また第１図に示すシステム構成をとらなくても周
辺装置個別に接続切断制御が出来るので２周辺装置の共
有効率が良くなると云う効果がある。
第１図〜第３図は複数の中央処理装置と共有する周辺装
置の接続を示したシステム構成図、第４図は従来のデー
タ転送制御回路を用いたシステム構成を示したブロック
図、第５図は本発明によるデータ転送制御回路を用いた
システム構成を示したブロック図である。 記号の説明：１，２はＣＰＵ 、 ３は周辺装置、４は
パス結合装置、５は入出力／？ス、６はアドレスバス、
７はアドレス信号線、８は比較器、９は機器認識アドレ
ス設定回路、１０は機器認識アドレス設定信号線、１１
はアドレス一致信号線、１２はデータバッファ、１３は
データ信号線、１４は命令制御回路、１５はアドレス制
御信号線、１６はセット信号線、１７は機器認識アドレ
ス修飾制御回路、１８はアドレス修飾制御信号線、１９
はリセット信号線をそれぞれあられしている。
置の接続を示したシステム構成図、第４図は従来のデー
タ転送制御回路を用いたシステム構成を示したブロック
図、第５図は本発明によるデータ転送制御回路を用いた
システム構成を示したブロック図である。 記号の説明：１，２はＣＰＵ 、 ３は周辺装置、４は
パス結合装置、５は入出力／？ス、６はアドレスバス、
７はアドレス信号線、８は比較器、９は機器認識アドレ
ス設定回路、１０は機器認識アドレス設定信号線、１１
はアドレス一致信号線、１２はデータバッファ、１３は
データ信号線、１４は命令制御回路、１５はアドレス制
御信号線、１６はセット信号線、１７は機器認識アドレ
ス修飾制御回路、１８はアドレス修飾制御信号線、１９
はリセット信号線をそれぞれあられしている。
Claims (1)
- 【特許請求の範囲】 １、 記憶装置と、該記憶装置中に格納されている命令
に従って情報を処理する中央処理装置と。 入出力・々スな少なくとも一つ接続された周辺装置とを
含むデータ処理システムにおけるデータ転送制御回路に
おいて、データ転送時、データ転送を要求した側の装置
の機器認識アドレスまたはそれに類するものによって、
データ転送を要求された側の装置の機器認識アドレスを
修飾することが出来る回路を備えたことを特徴とするデ
ータ転送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20004881A JPS58101322A (ja) | 1981-12-14 | 1981-12-14 | デ−タ転送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20004881A JPS58101322A (ja) | 1981-12-14 | 1981-12-14 | デ−タ転送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101322A true JPS58101322A (ja) | 1983-06-16 |
Family
ID=16417955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20004881A Pending JPS58101322A (ja) | 1981-12-14 | 1981-12-14 | デ−タ転送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388346A2 (en) * | 1989-03-14 | 1990-09-19 | International Business Machines Corporation | Touch sensing display screen apparatus |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5223235A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Input/output multiprocessor |
| JPS5252338A (en) * | 1975-10-24 | 1977-04-27 | Nec Corp | Allotting device of input/output unit machine number |
| JPS5462750A (en) * | 1977-10-27 | 1979-05-21 | Nec Corp | Shared input-output equipment |
| JPS54111734A (en) * | 1978-02-21 | 1979-09-01 | Mitsubishi Electric Corp | Computer parallelly connecting system |
-
1981
- 1981-12-14 JP JP20004881A patent/JPS58101322A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5065144A (ja) * | 1973-10-11 | 1975-06-02 | ||
| JPS5223235A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Input/output multiprocessor |
| JPS5252338A (en) * | 1975-10-24 | 1977-04-27 | Nec Corp | Allotting device of input/output unit machine number |
| JPS5462750A (en) * | 1977-10-27 | 1979-05-21 | Nec Corp | Shared input-output equipment |
| JPS54111734A (en) * | 1978-02-21 | 1979-09-01 | Mitsubishi Electric Corp | Computer parallelly connecting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388346A2 (en) * | 1989-03-14 | 1990-09-19 | International Business Machines Corporation | Touch sensing display screen apparatus |
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