JPS6152507B2 - - Google Patents
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- Publication number
- JPS6152507B2 JPS6152507B2 JP52103362A JP10336277A JPS6152507B2 JP S6152507 B2 JPS6152507 B2 JP S6152507B2 JP 52103362 A JP52103362 A JP 52103362A JP 10336277 A JP10336277 A JP 10336277A JP S6152507 B2 JPS6152507 B2 JP S6152507B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- memory
- input
- processing unit
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明は中央処理装置、メモリ、入出力装置
などが共通に接続されたバスを何れのものに利用
させるかの制御を行なうバス制御方式に関するも
のである。
などが共通に接続されたバスを何れのものに利用
させるかの制御を行なうバス制御方式に関するも
のである。
従来マイクロコンピユータのバス制御方式はひ
とつの共通のバスの制御に依るのみである。例え
ば第１図に示すように中央処理装置（以下CPU
と記す）、プログラムが記憶された読出し専用メ
モリなどのメモリ１２、主メモリ１３、入出力装
置１４が共通バス１５に接続され、CPU１１以
外の装置が共通バスをアクセスする場合、CPU
１１による命令の終了、もしくは命令の途中で
CPU１１の命令の実行を中断させて共通バス１
５をCPU以外の装置１３，１４などに割当てな
ければならない。従つてCPU１１の命令の実行
行処理時間は、共通バス１５をアクセスする
CPU以外の装置に依存し、かつCPU１１が共通
バス１５をアクセスせずに命令を実行処理できる
場合があつてもCPU１１以外の装置が共通バス
１５をアクセスしている場合は、CPU１１の実
行が中断させられることがあつた。
とつの共通のバスの制御に依るのみである。例え
ば第１図に示すように中央処理装置（以下CPU
と記す）、プログラムが記憶された読出し専用メ
モリなどのメモリ１２、主メモリ１３、入出力装
置１４が共通バス１５に接続され、CPU１１以
外の装置が共通バスをアクセスする場合、CPU
１１による命令の終了、もしくは命令の途中で
CPU１１の命令の実行を中断させて共通バス１
５をCPU以外の装置１３，１４などに割当てな
ければならない。従つてCPU１１の命令の実行
行処理時間は、共通バス１５をアクセスする
CPU以外の装置に依存し、かつCPU１１が共通
バス１５をアクセスせずに命令を実行処理できる
場合があつてもCPU１１以外の装置が共通バス
１５をアクセスしている場合は、CPU１１の実
行が中断させられることがあつた。
この発明はこの点を改善しようとするものであ
り、バスの有効利用ならびにCPUの実行時間の
短縮、かつCPU以外の装置の処理時間の短縮を
計ることを目的とする。
り、バスの有効利用ならびにCPUの実行時間の
短縮、かつCPU以外の装置の処理時間の短縮を
計ることを目的とする。
この発明によれば共通バスの他に内部バス及び
これ等バスの接続遮断を行なう駆動装置を設け、
内部バスにはCPUの他、プログラムを記憶した
メモリを接続し、共通バスには主メモリ、入出力
装置などを接続する。上記駆動装置はCPUによ
り制御され、CPUが共通バスを実行に用いない
限り、CPU以外の装置に共通バスを開放する。
これ等バスの接続遮断を行なう駆動装置を設け、
内部バスにはCPUの他、プログラムを記憶した
メモリを接続し、共通バスには主メモリ、入出力
装置などを接続する。上記駆動装置はCPUによ
り制御され、CPUが共通バスを実行に用いない
限り、CPU以外の装置に共通バスを開放する。
第２図はこの発明によるバス制御方式の一例を
示し、この発明においては共通バス１５の他に内
部バス１６が設けられ、内部バス１６に少なくと
もCPU１１及びメモリ１２が接続される。一方
共通バス１５には主メモリ１３、入出力機器１４
などの周辺装置が接続される。内部バス１６と共
通バス１５との間にバス駆動装置１７が挿入さ
れ、このバス駆動装置１７はCPU１１から制御
されて両バス１５及び１６間を接続することがで
きる。これ等バス１５及び１６はそれぞれ周辺装
置１２及び１３，１４のアドレス情報をのせるア
ドレスバス１５ａ及び１６ａと、データ情報をの
せるデータバス１５ｄ及び１６ｄとよりそれぞれ
なる。
示し、この発明においては共通バス１５の他に内
部バス１６が設けられ、内部バス１６に少なくと
もCPU１１及びメモリ１２が接続される。一方
共通バス１５には主メモリ１３、入出力機器１４
などの周辺装置が接続される。内部バス１６と共
通バス１５との間にバス駆動装置１７が挿入さ
れ、このバス駆動装置１７はCPU１１から制御
されて両バス１５及び１６間を接続することがで
きる。これ等バス１５及び１６はそれぞれ周辺装
置１２及び１３，１４のアドレス情報をのせるア
ドレスバス１５ａ及び１６ａと、データ情報をの
せるデータバス１５ｄ及び１６ｄとよりそれぞれ
なる。
駆動装置１７内にアドレスバス１６ａのアドレ
ス情報をアドレスバス１５ａへ転送するバス駆動
部１８と、データバス１６ｄのデータ情報をデー
タバス１５ｄへ転送するバス駆動部１９と、デー
タバス１５ｄのデータ情報をデータバス１６ｄへ
転送するバス駆動部２１とが設けられる。CPU
１１が共通バス１５をアクセスするときはCPU
１１の端子２２の信号ａが駆動部１８へ入力さ
れ、バス１６ａのアドレス情報をバス１５ａへ転
送するゲートを開く。CPU１１が主メモリ１３
及び入出力機器１４をアクセスする時は端子２３
及び２４が高レベルになり、これ等はORゲート
２５を通じてANDゲート２６及び２７に信号ｂ
として与えられる。CPU１１が主メモリ１３や
入出力機器１４からデータを読込む場合は端子２
８に信号ｃが生じ、これはANDゲート２７に供
給されると共にインバータ２９を通じてANDゲ
ート２６へ、供給される。ANDゲート２６には
信号ａも供給され、その出力ｄが高レベルになる
と、駆動部１９が動作状態とされて、バス１６ｄ
のデータ情報をバス１５ｄへ転送するゲートが開
らかれる。ANDゲート２７の出力ｅが高レベル
になると、駆動部２１が動作状態になりバス１５
ｄのデータ情報をバス１６ｄへ送るゲートが開ら
かれる。
ス情報をアドレスバス１５ａへ転送するバス駆動
部１８と、データバス１６ｄのデータ情報をデー
タバス１５ｄへ転送するバス駆動部１９と、デー
タバス１５ｄのデータ情報をデータバス１６ｄへ
転送するバス駆動部２１とが設けられる。CPU
１１が共通バス１５をアクセスするときはCPU
１１の端子２２の信号ａが駆動部１８へ入力さ
れ、バス１６ａのアドレス情報をバス１５ａへ転
送するゲートを開く。CPU１１が主メモリ１３
及び入出力機器１４をアクセスする時は端子２３
及び２４が高レベルになり、これ等はORゲート
２５を通じてANDゲート２６及び２７に信号ｂ
として与えられる。CPU１１が主メモリ１３や
入出力機器１４からデータを読込む場合は端子２
８に信号ｃが生じ、これはANDゲート２７に供
給されると共にインバータ２９を通じてANDゲ
ート２６へ、供給される。ANDゲート２６には
信号ａも供給され、その出力ｄが高レベルになる
と、駆動部１９が動作状態とされて、バス１６ｄ
のデータ情報をバス１５ｄへ転送するゲートが開
らかれる。ANDゲート２７の出力ｅが高レベル
になると、駆動部２１が動作状態になりバス１５
ｄのデータ情報をバス１６ｄへ送るゲートが開ら
かれる。
共通バス１５に接続されている周辺機器１４が
CPU１１に関係なく共通バス１５を用いるとき
にCPU１１に共通バス利用を要求する信号ｆは
端子３１よりCPU１１に与えられ、この信号ｆ
が高レベルであることをCPU１１が検出し、か
つ共通バス１５が周辺機器１４のために用いるこ
とができるときにCPU１１の端子３２から信号
ｇを送出する。
CPU１１に関係なく共通バス１５を用いるとき
にCPU１１に共通バス利用を要求する信号ｆは
端子３１よりCPU１１に与えられ、この信号ｆ
が高レベルであることをCPU１１が検出し、か
つ共通バス１５が周辺機器１４のために用いるこ
とができるときにCPU１１の端子３２から信号
ｇを送出する。
CPU１１から出力されるアドレス情報の内容
によつてそのアドレスが内部バス１６の周辺機器
をアドレスするか、共通バス１５の周辺機器をア
ドレスするかが決まり、その関係の例を第３図に
示す。CPU１１が入出力機器をアドレスする場
合、アドレス情報が第３図Ａに示すように第７ビ
ツトが“０”のときは内部バス１６を、第３図Ｂ
のように第７ビツトが“１”のときは共通バス１
５をそれぞれアクセスする。CPU１１がメモリ
をアドレスする場合、アドレス情報が第３図Ｃに
示すように第16〜19ビツトがすべて“０”のとき
内部バス１６をアクセスし、第３図Ｄに示すよう
に第16〜19ビツトがすべて“０”以外の時、共通
バス１５をアクセスする。第３図においてＸの印
は“０”または“１”のどちらのデータであつて
もかまわないことを示している。
によつてそのアドレスが内部バス１６の周辺機器
をアドレスするか、共通バス１５の周辺機器をア
ドレスするかが決まり、その関係の例を第３図に
示す。CPU１１が入出力機器をアドレスする場
合、アドレス情報が第３図Ａに示すように第７ビ
ツトが“０”のときは内部バス１６を、第３図Ｂ
のように第７ビツトが“１”のときは共通バス１
５をそれぞれアクセスする。CPU１１がメモリ
をアドレスする場合、アドレス情報が第３図Ｃに
示すように第16〜19ビツトがすべて“０”のとき
内部バス１６をアクセスし、第３図Ｄに示すよう
に第16〜19ビツトがすべて“０”以外の時、共通
バス１５をアクセスする。第３図においてＸの印
は“０”または“１”のどちらのデータであつて
もかまわないことを示している。
CPU１１が内部バス１６をアクセスしている
限り信号ａは高レベルとはならず、共通バス１５
はCPU以外の装置に開放されていて信号ｆが高
レベルのときCPU１１は信号ｇを高レベルにし
て周辺機器１４へ共通バス１５が利用できること
を知らせる。またCPU１１が共通バス１５をア
クセスしているときは信号ａが高レベルとなり、
CPU１１が共通バス１５を利用することにな
る。信号ａが高レベルのときに信号ｆが高レベル
となつてCPU１１へ入力されてもCPU１１は信
号ｆを受け付けないが、CPU１１が共通バス１
５をアクセスするマシンサイクルが終了後には信
号ｆを受け付けて共通バス１５をCPU以外に利
用させることとなる。この発明の構成例において
はCPU１１と周辺機器とが同時に共通バス１５
の利用要求を出すと、CPU１１が共通バス１５
をアクセスするよりもCPU以外の装置が共通バ
ス１５をアクセスする場合のほうを優先させる。
限り信号ａは高レベルとはならず、共通バス１５
はCPU以外の装置に開放されていて信号ｆが高
レベルのときCPU１１は信号ｇを高レベルにし
て周辺機器１４へ共通バス１５が利用できること
を知らせる。またCPU１１が共通バス１５をア
クセスしているときは信号ａが高レベルとなり、
CPU１１が共通バス１５を利用することにな
る。信号ａが高レベルのときに信号ｆが高レベル
となつてCPU１１へ入力されてもCPU１１は信
号ｆを受け付けないが、CPU１１が共通バス１
５をアクセスするマシンサイクルが終了後には信
号ｆを受け付けて共通バス１５をCPU以外に利
用させることとなる。この発明の構成例において
はCPU１１と周辺機器とが同時に共通バス１５
の利用要求を出すと、CPU１１が共通バス１５
をアクセスするよりもCPU以外の装置が共通バ
ス１５をアクセスする場合のほうを優先させる。
以上のように、この発明はCPU１１に内部バ
ス１６および共通バス１５の駆動装置１７を設け
CPU１１が共通バス１５を利用しない限りCPU
以外の装置に共通バス１５を利用できるようにし
たもので、このバス制御方式を用いることによつ
てバスの有効利用ならびにCPUの実行時間の短
縮かつCPU以外の装置の処理時間の短縮を計る
ことができる。
ス１６および共通バス１５の駆動装置１７を設け
CPU１１が共通バス１５を利用しない限りCPU
以外の装置に共通バス１５を利用できるようにし
たもので、このバス制御方式を用いることによつ
てバスの有効利用ならびにCPUの実行時間の短
縮かつCPU以外の装置の処理時間の短縮を計る
ことができる。
第１図は従来の共通バス利用システムを示すブ
ロツク図、第２図はこの発明によるバス制御方式
の一例を示すブロツク図、第３図はCPUのアド
レス情報の一例を示す図である。 １１：中央処理装置、１２：メモリ、１３：主
メモリ、１４：入出力装置、１５：共通バス、１
６：内部バス、１７：駆動装置。
ロツク図、第２図はこの発明によるバス制御方式
の一例を示すブロツク図、第３図はCPUのアド
レス情報の一例を示す図である。 １１：中央処理装置、１２：メモリ、１３：主
メモリ、１４：入出力装置、１５：共通バス、１
６：内部バス、１７：駆動装置。
Claims (1)
- １ 中央処理装置と少なくとも第１のメモリとを
直接接続する第１のバスと、第２のメモリと入出
力装置とを少なくとも直接接続する第２のバス
と、前記第１のバスと第２のバスとの接続・非接
続を前記中央処理装置からの指示に基いて制御す
るために前記第１のバスと第２のバスとの間に設
けられたバス駆動回路と、前記中央処理装置にて
発生されるアドレス情報の特定ビツトの内容が一
方の論理レベルの時、あるいは前記アドレス情報
が前記第２のメモリをアクセスするものである
時、前記第１のバスと第２のバスとを強制的に接
続するように前記バス駆動回路に接続指示信号を
与え、前記特定ビツトの内容が他方の論理レベル
の時、あるいは前記アドレス情報が前記第１のメ
モリをアクセスするものである時は常に前記第１
のバスと第２のバスとを非接続するように非接続
指示信号を与える制御回路と、前記入出力装置が
前記第２のバスを使用するためのバス使用要求信
号を前記中央処理装置に入力する手段と、該バス
使用要求信号に応答して前記中央処理装置が前記
第２のバスを使用しない時バス使用許可信号を出
力する手段とを有し前記第２のバスは前記中央処
理装置が前記入出力装置もしくは第２のメモリを
アクセスする時のみ前記第１のバスと接続され、
それ以外は前記第２のメモリおよび入出力装置の
ために開放されており、これらが前記第２のバス
を使用する時は前記バス使用要求信号を前記中央
処理装置に入力するようにしたことを特徴とする
バス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336277A JPS5437438A (en) | 1977-08-27 | 1977-08-27 | Bus control system |
| US05/937,371 US4250547A (en) | 1977-08-27 | 1978-08-28 | Information processing apparatus capable of effecting parallel processings by using a divided common bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10336277A JPS5437438A (en) | 1977-08-27 | 1977-08-27 | Bus control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5437438A JPS5437438A (en) | 1979-03-19 |
| JPS6152507B2 true JPS6152507B2 (ja) | 1986-11-13 |
Family
ID=14352006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10336277A Granted JPS5437438A (en) | 1977-08-27 | 1977-08-27 | Bus control system |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4250547A (ja) |
| JP (1) | JPS5437438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340207U (ja) * | 1989-08-31 | 1991-04-18 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5682960A (en) * | 1979-12-08 | 1981-07-07 | Toshiba Corp | Bus control system |
| JPS56102042A (en) * | 1980-01-21 | 1981-08-15 | Ckd Corp | Encapsulating method for bulb |
| DE3176290D1 (en) * | 1980-03-19 | 1987-08-06 | Toshiba Kk | Information processing system incorporating 1-chip arithmetic control unit of very large scale integrated semiconductor element |
| JPS5729935U (ja) * | 1980-07-28 | 1982-02-17 | ||
| JPS5743217A (en) * | 1980-08-29 | 1982-03-11 | Nec Corp | Hierarchical structure bidirectional bus controlling system |
| DD159916A1 (de) * | 1981-06-22 | 1983-04-13 | Wolfgang Matthes | Mikrorechneranordnung,vorzugsweise fuer den einsatz in multimikrorechnersystemen |
| NL8202060A (nl) * | 1982-05-19 | 1983-12-16 | Philips Nv | Rekenmachinesysteem met een bus voor data-, adres- en besturingssignalen, welke bevat een linkerbus en een rechterbus. |
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| JPH0644211B2 (ja) * | 1983-08-15 | 1994-06-08 | 富士通株式会社 | バス制御方式 |
| US4821174A (en) * | 1984-03-20 | 1989-04-11 | Westinghouse Electric Corp. | Signal processing system including a bus control module |
| US4855902A (en) * | 1985-07-01 | 1989-08-08 | Honeywell, Inc. | Microprocessor assisted data block transfer apparatus |
| US4954946A (en) * | 1986-01-29 | 1990-09-04 | Digital Equipment Corporation | Apparatus and method for providing distribution control in a main memory unit of a data processing system |
| US5168558A (en) * | 1986-01-29 | 1992-12-01 | Digital Equipment Corporation | Apparatus and method for providing distributed control in a main memory unit of a data processing system |
| JPS6399945U (ja) * | 1986-12-17 | 1988-06-29 | ||
| JPS63220385A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | カ−ド用端末装置 |
| DE19636381C1 (de) * | 1996-09-09 | 1998-03-12 | Ibm | Bus mit anforderungsabhängiger Anpassung der in beiden Richtungen zur Verfügung stehenden Bandbreite |
| DE102012210106A1 (de) * | 2012-06-15 | 2013-12-19 | Robert Bosch Gmbh | Sensoranordnung für eine Elektrik/Elektronik-Architektur und zugehörige Elektrik/Elektronik-Architektur für ein Fahrzeug |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3226692A (en) * | 1962-03-01 | 1965-12-28 | Bunker Ramo | Modular computer system |
| US3274561A (en) * | 1962-11-30 | 1966-09-20 | Burroughs Corp | Data processor input/output control system |
| US3411139A (en) * | 1965-11-26 | 1968-11-12 | Burroughs Corp | Modular multi-computing data processing system |
| US3651473A (en) * | 1970-03-27 | 1972-03-21 | Burroughs Corp | Expandable interlock exchange for multiprocessing systems |
| US3984819A (en) * | 1974-06-03 | 1976-10-05 | Honeywell Inc. | Data processing interconnection techniques |
| US3916380A (en) * | 1974-11-06 | 1975-10-28 | Nasa | Multi-computer multiple data path hardware exchange system |
| JPS53124940A (en) * | 1977-04-06 | 1978-10-31 | Shinko Electric Co Ltd | Data processing system |
-
1977
- 1977-08-27 JP JP10336277A patent/JPS5437438A/ja active Granted
-
1978
- 1978-08-28 US US05/937,371 patent/US4250547A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340207U (ja) * | 1989-08-31 | 1991-04-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4250547A (en) | 1981-02-10 |
| JPS5437438A (en) | 1979-03-19 |
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