JPS6315953Y2

JPS6315953Y2 -

Info

Publication number: JPS6315953Y2
Application number: JP7989581U
Authority: JP
Priority date: 1981-05-30
Filing date: 1981-05-30
Publication date: 1988-05-06
Also published as: JPS57194146U

Description

【考案の詳細な説明】

本考案は、割込み信号に対し参照データを参照
して、割込み応答処理を実行するプロセツサにお
ける割込み制御回路を有するマルチプロセツサシ
ステムに関するものである。周知のように、近時普及しつつあるマイクロプ
ロセツサにおいては、割込み信号入力端子が設け
られている。そして、この端子に外部装置から割
込み信号を与えることにより、進行中の演算処理
を一時保留して、この保留期間中に他の演算の実
行が可能なように構成される。また、割込み信号
と同時に参照データを与えることにより、この参
照データを参照して割込み応答内容を異ならせる
ように構成されている。例えば、マイクロプロセ
ツサμPD780（日本電気製）はモード２の割込みモ
ードにおいて上記のような割込み応答を行う。このようなマイクロプロセツサの割込み制御回
路において、外部装置から割込みを行う場合に
は、前記参照データをメモリなどに予め記憶させ
ておき、この後に割込み信号をマイクロプロセツ
サに与え、これに対するマイクロプロセツサから
の割込み許可信号、またはデータ読出し信号によ
つて前記参照データをマイクロプロセツサ側に転
送する方法が多くとられている。しかし、割込み信号発生源としての外部装置が
複数の場合、マイクロプロセツサ側では、どの外
部装置からの割込み信号が発生したのかを検出し
なければならず、割込み応答が遅くなると共に、
割込信号の発生が同時に複数発生した場合は割込
処理が行えない欠点を有していた。また、外部装置が単一の場合であつても、外部
装置からステータスデータ等の、割込応答処理に
無関係の転送データをマイクロプロセツサ側に転
送する場合がある。この場合、転送データと割込
み時の参照データとを別々の線路で転送するよう
にすると、マイクロプロセツサと外部装置との接
続関係が複雑になつてしまう問題点が生じてい
る。本考案は、このような問題を解決するためにな
されたもので、その目的は高速で割込み応答が可
能になると共に、簡単な構成で通常モードにおけ
る転送データおよび、割込みモードにおける参照
データをマイクロプロセツサ側に転送でき、かつ
複数の割込要求同時発生時は優先順位に従つた処
理が行える割込制御回路を有するマルチプロセツ
サシステムを提供することにある。以下図面を用
いて本考案を詳細に説明する。第１図は本考案の一実施例を示すブロツク図で
あつて、単一の外部装置からマイクロプロセツサ
に転送データおよび割込応答時の参照データを転
送する場合のものである。そして、この実施例
は、外部装置自体も割込み応答機能を持つマイク
ロプロセツサにより構成され、これら２つのマイ
クロプロツサ間で双方向にデータ転送が可能なよ
うにしたものである。以下外部装置としてのマイ
クロプロセツサはスレイブプロセツサ、他方をマ
スタプロセツサと称する。第１図において、マスタプロセツサ１は例えば
μPD780（日本電気製）により構成され、16ビツト
のアドレスバス出力（A₀〜A₁₅）、８ビツトのデ
ータバス入出力（D₀〜D₇）、割込み信号入力
（INT）、データ読出し信号出力（RD）、入出力
リクエスト信号出力（IORQ）、第１マシンサイ
クル信号出力（M1）、データ書込み信号出力
（WR）等を有する。そして、入出力リクエスト
信号と第１マシンサイクル信号1とはオ
アゲード２において論理積がとられ、割込み要求
信号に対する割込み許可信号・と
して出力される。また、アドレスバス出力（A₀
〜A₁₅）における下位８ビツトのアドレス信号に
よつて与えられる入出力デバイス番号は、デコー
ダ３において、前記入出力リクエスト信号
が出力されていることを条件にデコードされ、チ
ツプセレクト信号として出力される。なお、
マスタプロセツサ１は上記信号以外の信号入出力
を有しているが、この実施例において使用しない
ものについては、日本電気株式会社発行の
「μCOM−82」ユーザーズ・マニユアル」（資料番
号IEM−616B）に記載され、公知であるから、
ここでの説明は省略する。次に、スレイブプロセツサ４は、例えば
μPD8049（日本電気製）により構成され、８ビツ
ト構成の２つの入出力ポートＰ１，Ｐ２を有し、
入出力ポートＰ１からはマスタプロセツサ側に転
送すべきデータを出力する。そして、端子
（TO）に信号が入力されると、その転送データ
の送出を停止する。また、入出力ポートＰ２から
はその転送データをプログラマブル・ペリフエラ
ル・インタフエース５に記憶させるためのストロ
ーブ信号およびマスタプロセツサ１からの
連送データを受取つたことを示すアクノリツジ信
号ならびにマスタプロセツサ１に対する割
込み信号を出力する。なお、これらの信号、
STB，、は、入出力拡張ユニツト６を
介して出力される。また、このスレイブプロセツ
サ４は、割込み信号が与えられると、プロ
グラマブル・ペリフエラル・インタフエース５に
マスタプロセツサ１から転送されて記憶されてい
るデータを読取るための割込応答処理を行う。プログラマブル・ペリフエラル・インタフエー
ス（以下PPIと称す）５は例えばμPD8255（日本
電気製）により構成され、次の第１表に示すよう
な３組のプログラム可能な入出力ポートPA，
PB，PCを有し、このうち入出力ポートPAが転
送データの入出力ポートとして、モード２の状態
すなわち、双方向入出力ポートとして使用される
と共に、ポートPCの一部が転送のための制御を
行う信号入出力ポートとしてモード２の状態で使
用される。第２表にモード２の状態におけるポー
トPA〜PCの入出力信号を示している。また、こ
のPPI５はデータ書込み信号、データ読出し
信号、ポート指定信号A₁およびA₀、チツプセ
レクト信号の入出力端子を有し、ポートPA
は、信号A₁およびA₀を共に“０”にすることに
よつて選択される。但し、この実施例では通常モ
ードにおいてはマスタプロセツサ１のアドレス信
号A₁，A₀がセレクタ７を介して入力され、割込
みモードにおいては、セレクタ７からA₁＝“０”、
A₀＝“０”の信号が入力される。一方、モード２の選択はマスタプロセツサ１か
らの８ビツトのコントロールワードの設定によつ
て行われる。この場合、コントロールワードを含
むマスタプロセツサ１からの転送データの書込み
はデータ書込み信号によつて行われ、スレイ
ブプロセツサ４からの転送データおよびPPI５の
ステータスデータの読出しは、データ読出し信号
RDによつて行なわれる。

【表】

【表】ここで、第２表における、、IBF、
STB、INTRのうち、信号INTRは使用していな
い。また、信号IBFはスレイブプロセツサ４から
の転送データが入出力ポートPAに記憶され、未
だマスタプロセツサ１から読出されていないこと
を示す信号であり、マスタプロセツサ１からのデ
ータ読出し信号によつて、その記憶データの
読出しが完了すると“０”レベルに復帰する。そ
して、この“０”レベルの信号IBFは、スレイブ
プロセツサ４の端子（T0）に入力され、これに
よつてスレイブプロセツサ４は入出力ポートPA
への転送データの送出を停止する。また、信号はマスタプロセツサ１からの
転送データが入出力ポートPAに記憶されている
ことを示す信号であり、この信号はスレイ
ブプロセツサ４に対し割込み信号として与
えられている。なお、このPPI５の詳細な動作に
ついては日本電気株式会社発行の「μPD8255の使
い方」（資料番号IEM−587A）に記載され公知で
あるため、ここでの説明は省略する。次にセレクタ７は、通常モードにおいてはデー
タ読出し信号、アドレス信号A₁およびA₀、チ
ツプセレクタ信号を選択してPPI５の入力端
子（RD）、（A₁）、（A₀）、（CS）に供給し、また
スレイブプロセツサ４からマスタプロセツサ１へ
の割込みモードにおいては、前記データ読出し信
号に代えてマスタプロセツサ１からの割込み
許可信号・を、またA1＝“０”、A0＝
“０”、＝“０”の信号をPPI５の入力端子
（RD），（A₁），（A₀），（CS）に供給する。そし
て、この場合の切換制御はオアゲート８の出力信
号によつて行われる。すなわち、オアゲート８に
はデコーダ３から出力されるチツプセレクト信号
CSをインバータ９によつて反転した信号CSが入
力されると共に、入出力拡張ユニツト６からマス
タプロセツサ１に対する割込み信号が入力
されている。これにより、信号＝“１”でかつ
信号＝“０”の時に、すなわちマスタプロ
セツサ側から“０”のチツプセレクト信号が
出力されていない条件で割込み信号が発生
した時、Ａ側入力の信号・、A1＝
“０”、A0＝“０”、＝“０”を選択するように
切換えられる。また、マスタプロセツサ側からの
チツプセレクト信号が＝“０”の時、ある
いはスレイブプロセツサ側からの割込み信号
INTsが“１”の時には、Ｂ側入力の信号、
A1およびA0、を選択するように切換えられ
る。なお、上記記載説明において、信号名に付し
たオーバラインは“０”レベルで有意であること
を示している。以上のような構成において、まず初期状態にお
いてはPPI５の入出力ポートPAおよびPCの一部
をモード２の双方向入出力ポートとして機能させ
るため、マスタプロセツサ１からPPI５に対して
コントロールワードがセツトされる。次に、マスタプロセツサ１がスレブプロセツサ
４側にデータを転送したい場合、アドレスバス出
力（A₀〜A₁₅）にスレイブプロセツサ４の入出力
デバイス番号を送出し、デコーダ３からチツプセ
レクト信号を出力させ、このチツプセレクト
信号をセレクタ７を介してPPI５に供給する
と共に、アドレス信号A₁，A₀を“０”として
PPI５に供給する。そして、データバス出力（D₀
〜D₇）に転送データを送出し、次いでデータ書
込み信号をPPI５に供給する。これによつて、
マスタプロセツサ１からの転送データはPPI５の
内部に記憶される。すると、PPI５から信号
が出力され、この信号がスレイブプロセツ
サ４の割込み信号として供給される。これ
によつて、スレイブプロセツサ４は、PPI５に記
憶されたマスタプロセツサ１からの転送データを
割込み応答処理によつて読取る。この後、PPI５
は入出力ポートＰ２および入力拡張ユニツト６を
介してアクノリツジ信号（転送データを受
取つたことを示す信号）をPPI５に返送する。こ
れにより、PPI５からの信号の送出は停止さ
れ、１つのデータの転送処理が完了する。次にスレイブプロセツサ４がマスタプロセツサ
側の処理に割込みを行いたい場合、スレイブプロ
セツサ４は割込要求内容に応じた参照データをポ
ートＰ１からデータバス出力に送出しておき、次
にこのデータPPI５に記憶させるためにポート２
および入出力拡張ユニツト６を介してストローブ
信号をPPI５に与える。すると、スレイブプ
ロセツサ４からの参照データはPPI５に記憶され
る。この時、参照データがPPI５に記憶される
と、その記憶内容がマスタプロセツサ１から未だ
読出されていないことを示す信号IBFがPPI５の
端子（T0）に対して返送される。これによつて、
スレイブプロセツサ４はポートＰ１からの参照デ
ータの送出およびポートＰ２からのストローブ信
号の送出を停止する。この後このPPI５に記
憶された参照データを、マイクロプロセツサ１が
割込み応答によつて読取るための割込み信号
INTをポート２および入出力拡張ユニツト６を
介して送出する。この時、マスタプロセツサ側か
らチツプセレクト信号が出力されていなけれ
ば、オアゲート８の出力は“０”レベルとなる。
このため、セレクタ７はＡ側入力を選択出力する
状態に切換えられる。一方、マスタプロセツサ１
はスレイブプロセツサ４側の割込み信号に
対し、割込み許可信号・をオアゲート
２を介して出力する。この割込み許可信号
INT・ACKは、A1＝“０”、A0＝“０”、＝
“０”の信号と共にセレクタ７を介してPPI５に
入力される。すなわち、信号・はPPI
５のデータ読出し信号入力端子（RD）に入力さ
れる。これにより、PPI５に記憶された参照デー
タはマスタプロセツサ１に読取られ、マスタプロ
セツサ１はこの参照データを基に割込み要求内容
に対応した処理を実行する。この時、PPI５に記
憶された参照データがマスタプロセツサ１に読取
られると、PPI５から出力される信号IBFは
“０”となるため、スレイブプロセツサ４は割込
み信号の送出を停止する。これにより、セ
レクタ７は初期状態に復帰する。次に、割込み要求に無関係のデータをマスタプ
ロセツサ１側に送る場合、PPI５にその転送デー
タを予め記憶させておく。すると、マスタプロセ
ツサ１からのデータ読出し信号によつて読出
され、マスタプロセツサ側に転送される。なお、スレイブプロセツサ側から“０”のチツ
プセレクト信号が出力されている状態では、
セレクタ７は切換えられず、マスタプロセツサ側
の処理が優先される。このように、本実施例によれば、単一の入出力
インタフエース部によつてマスタプロセツサとス
レイブプロセツサ間におけるデータおよびスレイ
ブプロセツサからの割込み要求に関する参照デー
タを転送することができる。また、割込み要求が
発生した場合、マスタプロセツサからの割込み許
可信号はセレクタによつて割込み要求の発生源に
のみ返送される構成となつているため、マスタプ
ロセツサは割込み要求源を捜す処理が不要とな
り、高速で割込み応答を行うことができる。従つて、第２図に示すような複数のスレイブプ
ロセツサ４ａ，４ｂを備えたマルチプロセツサシ
ステムに適用すれば、高度の処理内容を高速で処
理することができる。なお、第２図において１０
は第１のスレイブプロセツサ４ａからの割込み信
号₁と、第２のスレイブプロセツサ４ｂから
の割込み信号₂とが同時発生した場合の優先
度を制御する優先制御回路である。これは、２つ
の割込み信号₁，₂が同時発生した場合に
はいずれか１つのみが優先されて、オアゲート１
１を介してマスタプロセツサ１に送られるもので
例えば第３図に示す構成となつている。第３図において、第１の外部装置からの割込み
信号₁はオアゲート１１の入力端１１ａに接
続され、第２の外部装置からの割込み信号₂
はオアゲート１２の入力端１２ａに入力されてい
る。そして、オアゲート１２の出力端はオアゲー
ト１３の入力端１３ａに接続され、オアゲート１
２の入力端１２ｂはオアゲート１３の入力端１３
ｂに接続されている。また、オアゲート１１の出
力端はインバータ１４を介してオアゲート１３の
入力端１３ｂに接続され、オアゲート１３の出力
端はインバータ１５を介してオアゲート１１の入
力端１１ｂに接続されている。このように構成した優先制御回路に割込信号が
供給されていない時、₁および₂は共に
“１”の無意状態となつている。このため、この
信号はそのままオアゲート１１，１２，１３を介
して出力され、オアゲート１１および１３は共に
“１”の状態となる。この結果、優先制御回路は
無意状態となつている。この場合、インバータ１
４および１５の入力端は“１”出力端は“０”の
状態となつている。ここで、第１の外部装置および第２の外部装置
から同時に割込要求が発生し、₁および₂
が共に“０”の状態になつた時点でオアゲート１
１および１３の出力端も“０”の状態となる。こ
のため、オアゲート１１および１３の出力が供給
されているインバータ１５および１４の出力は
“０”から“１”に変る。これにより、オアゲー
ト１２は入力端１２ｂにインバータ１４の出力
“１”が供給されるので、出力端は“０”の状態
であつたものが“１”の状態となる。この結果、
INT₂から割込信号“０”が供給されていても、
オアゲート１２の出力端は割込信号を無視した
“１”の状態となり、これにともないオアゲート
１３の出力も“１”となつて、無意状態を出力す
る。また、オアゲート１１は入力端１１ｂがオアゲ
ート１３の出力が反転された“０”の状態となつ
ており、入力端１１ａは“０”が供給されている
ので有意状態である“０”の状態となる。この結果、第１の外部装置および第２の外部装
置が同時に割込信号を送出して、₁および
INT₂が共に有意状態の“０”の状態となつても、
INT₁のみが選択され、オアゲート１１を介して
マスタプロセツサ１に接続される。また、₁または₂の双方が無意状態の
“１”の時は、オアゲート１１，１２，１３の入
力端１１ｂ，１２ｂ，１３ｂはいずれも“０”の
状態となつている。従がつて、₁または₂
のいずれか一方だけが有意状態の“０”となれ
ば、この信号が供給された方のオアゲートだけが
有意状態の“０”の状態となり、オアゲート１１
および１３の選択が行われる。なお、上記実施例において、外部装置自体もマ
イクロプロセツサによつて構成しているが、これ
に限定されるものではない。また、マスタプロセ
ツサとのインタフエース部には、プログラマブル
ペリフエラルインタフエースを使用しているが、
単なるメモリ手段であつても良い。以上の説明から明らかなように、本考案によれ
ば、マイクロプロセツサ側の割込み応答を高速化
できると共に、外部装置からのデータを簡単な構
成で転送でき、外部装置からの複数の割込信号が
同時に発生してもあらかじめ定められた割込信号
が優先して選択される優れた効果を有する。

【図面の簡単な説明】

第１図および第２図は本考案の一実施例を示す
ブロツク図、第３図は第２図の優先制御回路の一
実施例を示す回路図である。１……マスタプロセツサ、３……デコーダ、
４，４ａ，４ｂ……スレイブプロセツサ、５……
プログラマブル・ペリフエラル・インタフエース
（PPI）、６……入出力拡張ユニツト、７……セレ
クタ、１０……優先制御回路。

Claims

【実用新案登録請求の範囲】

割込発生源からの割込み信号に対し割込み許可
信号を出力すると共に、外部装置からの参照デー
タを参照して割込み応答処理を実行するプロセツ
サを備え、該プロセツサに割込み信号および前記
参照データを外部装置から与える割込み制御回路
であつて、前記プロセツサから入出力リクエスト
信号が出力されていることを条件に前記プロセツ
サから出力される入出力デバイス番号をデコード
してチツプセレクト信号を出力するデコーダと、
通常モードにおいては外部装置からの転送データ
を記憶し、割込みモードにおいては前記割込み信
号の発生前に外部装置から与えられる前記参照デ
ータを記憶するメモリ手段と、前記割込み信号に
よつて制御され、通常モードにおいてはプロセツ
サからのデータ読出し信号を前記メモリ手段のデ
ータ読出し端子に入力して前記転送データをプロ
セツサのデータ入力に転送させ、割込みモードに
おいては前記参照データをプロセツサのデータ入
力に転送させるためにチツプセレクト信号に基づ
き前記割込み許可信号を前記メモリ手段のデータ
読出し端子に入力するように切換えることによつ
て割込み許可信号が割込み要求の発生源にのみ返
送されることを実現するための信号切換回路と、
前記外部装置から発生する複数の割込信号が同時
に発生した時はあらかじめ定められた外部装置か
らの割込信号を優先して選択する優先制御回路と
を具備してなる割込制御回路を有するマルチプロ
セツサシステム。