JPH0354375B2 - - Google Patents

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JPH0354375B2
JPH0354375B2 JP59114874A JP11487484A JPH0354375B2 JP H0354375 B2 JPH0354375 B2 JP H0354375B2 JP 59114874 A JP59114874 A JP 59114874A JP 11487484 A JP11487484 A JP 11487484A JP H0354375 B2 JPH0354375 B2 JP H0354375B2
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    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4031—Coupling between buses using bus bridges with arbitration

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、マルチプロセツサ・システム等で使
用するのに適したプロセツサに関するものであ
り、より具体的には、このようなマルチプロセツ
サ・システム等で使用する際の処理能力の向上と
構成の簡易化を図つたプロセツサに関するもので
ある。
従来技術とその問題点 マルチプロセツサ・システムにおいては、各プ
ロセツサがシステムバスを共通使用できるように
するため、各プロセツサからのシステムバス使用
要求を調停する何らかの方法が必要になる。
最も初期の方法として、あるプロセツサがシス
テムバスを使用する場合には全てのプロセツサに
ホールド指令を発することによりそれらの動作を
停止させてしまうという方法が採用されていた。
このような方法は、システムバスの使用に関する
複雑な調停機能を一切必要としないためシステム
の簡易化が図れる反面、他の全てのプロセツサの
内部処理も停止してしまうため各プロセツサひい
ては全システムの処理能力が大幅に低下してしま
うという難点がある。
このような難点を除去するため、最近では、バ
スアービタと各プロセツサのウエイト機能を使用
する調停方法が採用されている。
第１図はこのような調停方法を採用するマルチ
プロセツサ・システムの構成を示すブロツク図で
あり、３台のプロセツサ１，２及び３がシステム
バス５を介して接続され、更にこのシステムバス
５には、各プロセツサの共通メモリ４とバスアー
ビタ６が接続されている。各プロセツサは、プロ
セツサ１で代表して例示するように、CPU１１、
ローカルメモリ１２及びローカル入出力装置１４
が内部バス１５を介して接続されており、さらに
内部バス１５とシステムバス５との間に入出力イ
ンターフエイス部１３が設置されている。但し、
ローカル入出力装置１４は、図示しない他のプロ
セツサ等の制御により、プロセツサ１１の介在無
しにローカルメモリ命令１２をアクセスできるよ
うになつている。
プロセツサ１のCPU１１がシステムバス５を
使用して共通メモリ４をアクセスしようとする場
合、内部バス１５上に共通メモリ４のアドレス、
制御信号及びライト動作の場合のデータを出力す
る。これらアドレス及び制御信号の一部または全
部をデコードした入出力インターフエイス部１３
のデコーダ２０は、システムバス５に連なるシス
テムバス使用要求信号線２２上に、同要求信号を
出力する。このシステムバス使用要求信号はアン
ドゲート２３の一方の入力端子にも供給され、こ
れを受けたアンドゲート２３は内部バス１５を経
てCPU１１に連なるウエイト信号線２４をイネ
ーブルにする。この結果、CPU１１内部バス１
５の使用権を保留したままウエイト状態に移行す
る。
一方、プロセツサ１のデコーダ２０から発せら
れたシステムバス使用要求信号はバスアービタ６
に入力し、これを受けたバスアービタ６は、条件
が調い次第、プロセツサ１に連なるシステムバス
使用許可信号線２５上に同許可信号を出力する。
このシステムバス使用許可信号はプロセツサ１内
のオアゲート２５とアンドゲート２７のそれぞれ
の一方の入力端子に入力する。この結果、アンド
ゲート２７の出力端子からバスバツフア２１に連
なるバスバツフア起動信号線２８がイネーブルに
なり、内部バス１５上のアドレス、ライト動作の
場合のデータ及び制御信号がバスバツフア２１を
経てシステムバス５上に出力され、共通メモリ４
がアクセスされる。
共通メモリ４は、アクセスが終了すると、シス
テムバス５を経てプロセツサ１に連なるアクセス
（転送）終了信号線２９上に同終了信号を出力す
る。このアクセス終了信号は、プロセツサ１内の
オアゲート２６の他方の入力端子に入力し、オア
ゲート２６の出力はデセーブルになる。この結果
アンドゲート２４から出力されていたウエイト信
号が消滅し、プロセツサ１１はウエイト状態を脱
する。
上述のような従来システムでは、各プロセツサ
１〜３は、初期のシステムのように他合プロセツ
サがシステムバス使用要求を発するたびに無条件
にホールド状態にされることはない。しかしなが
ら、各プロセツサがシステムバス使用要求を発し
た時点からそのプロセツサのCPUが内部バスの
使用権を保留したままウエイト状態に移行するた
め、次のような難点があ。
第１に、各プロセツサによるシステムバス使用
の輻輳状況によつては、各プロセツサがシステム
バス使用要求を発してからシステムバス使用許可
を受取るまで長時間を要する場合がある。従つ
て、この間、システムバス使用要求を発したプロ
セツサにおいて、ローカル入出力装置等からロー
カルメモリ等に対し内部的な処理要求が発せられ
としても、内部バスがウエイト状態にあるCPU
に占有されているため、そのプロセツサはそのよ
うな内部的な処理を実行することが出来なくな
る。この結果、各プロセツサの処理能力の低下を
招くことになる。
第２に、上記従来システムでは、各プロセツサ
のCPUがシステムバス上に出力すべきアドレス
信号、制御信号及び必要な場合のデータ信号を内
部バス上に出力した後ウエイト状態になるので、
入出力インターフエイス部１３のバスバツフア２
１がシステムバス使用許可を受取つて内部バス上
の各信号をシステムバス上に出力する際に、遅延
回路を使用してこれら各信号相互間の出力タイミ
ングを取り直さなければならず、それだけバスバ
ツフア２１の構成が複雑になるという問題があ
る。
発明の目的 本発明は上記従来技術の問題点に鑑みてなされ
たものであり、その目的は、マルチプロセツサ・
システム等に使用する場合、動作効率を一層向上
出来るプロセツサを提供することにある。
本発明の他の目的は、入出力インターフエイス
部の構成を簡易化出来るプロセツサを提供するこ
とにある。
発明の構成 上記目的を達成する本発明は、プロセツサの
CPUが外部アクセスを開始する直前にシステム
バス使用要求を発すると共にシステムバス使用許
可を受取るまでCPUをホールド状態にする手段
を備えるように構成されている。
従つて、各プロセツサのCPUはシステムバス
使用要求を発してからシステムバス使用許可を受
取るまでの間内部を放棄したホールド状態にある
ため、各プロセツサはこの間においてローカル入
出力装置とローカルメモリ間の内部的な処理を実
行することができ、その分処理能力が向上する。
また、CPUはシステムバスが使用可能になつ
た後に外部アクセスを開始するので、入出力イン
ターフエイス部に於いて各信号相互のタイミング
を取直す必要がなくなり、入出力インターフエイ
ス部の構成がそれだけ簡易になる。
以下本発明の更に詳細を実施例によつて説明す
る。
発明の実施例 第２図は本発明の一実施例の構成を示すブロツ
ク図であり、本図中第１図と同一の構成要素には
同図と同一の参照番号が付されている。
第３図は、第２図のプロセツサ１内のCPU１
１の構成の一例を示すブロツク図である。この
CPU１１は、CPU内バス３０、割込み制御部３
１、入出力部３２、アキユムレータ３３、テンポ
ラリ・レジスタ３４、ステータス・レジスタ３
５、ALU３６、命令レジスタ３７、命令デコー
ダ３８、プロセツサ内部バス１５との間で各種の
制御信号を授受するための制御信号入出力端子群
３９を有するタイミング発生及び制御部４０、レ
ジスタ群４１、アドレス・バツフア４２及びデー
タ・バツフア４３を備えた汎用部分に加えて、シ
ステムバスに対するアクセスを制御するためのシ
ステムバス・アクセス制御部４４を備えている。
システムバス・アクセス制御部４４において、
４５はアドレス・テーブル、４６はアドレス比較
回路、４７はアドレス一致信号線、４８はバツフ
アレジスタ、４９，５０，５１はホールド信号線
である。
参照番号３１乃至４３を付した各構成要素から
成る汎用部分の動作は汎用のプロセツサと同一で
ある。すなわち、タイミング発生及び制御部４０
は、作成したタイミング信号と命令デコーダから
受けた各種の制御信号に基づきこのCPU１１内
の各種のゲートの開閉を制御すると共に、アドレ
ス・レジスタ４２、データ・レジスタ４３から内
部バス１５上にアドレス及びデータを出力させ、
また制御信号入出力端子群３９と内部バス１５の
間で各種の制御信号の授受を行う。内部バス１５
から命令レジスタ３７に読込まれた命令は、命令
デコーダ３８で解読されてタイミング発生及び制
御部４０に送られる。このような汎用部分の動作
は汎用のプロセツサと同一であるから、これ以上
の詳細な説明は省略する。
CPU１１は、動作を開始するとまず、アドレ
ス・レジスタ４２に設定されたアドレスが内部ア
ドレスであるか外部アドレスであるかを識別する
ためのアドレス識別情報を、システムバス・アク
セス制御部４４内のアドレス・テーブル４５に書
込む。ここで、内部アドレスとはローカルメモリ
１２等プロセツサ１内の各種デバイスをアクセス
するために使用されるアドレスであり、また外部
アドレスとはシステムバス５を使用してプロセツ
サ１の外部にある共通メモリ４等各種の共用デバ
イスをアクセスするために使用されるアドレスで
ある。両者は、付加されたデバイスアドレスの差
異やアドレス値の大小関係等に基づいて識別され
る。
このようなアドレス・テーブル４５の書込みが
終了すると、CPU１１は汎用部分により前述の
ような通常の動作を開始する。このような汎用部
分による通常の動作に伴い、CPU１１が次にア
クセスすべきアドレスが、レジスタ４１内のプロ
グラムカウンタ等からアドレス・バツフア４２に
設定される。比較回路４６は、このアドレスがア
ドレス・テーブル４５に設定されている外部アド
レスに該当するものであるかどうかを常時判定
し、外部アドレスに該当する場合には、比較一致
信号線４７上の信号をイネーブルにする。
この比較一致信号線４７上の信号は、バツフア
４８からシステムバス５に連なるシステムバス使
用要求信号線２２上に出力される。これと同時
に、比較一致信号線４７上の信号は２入力アンド
ゲート５２の非反転入力端子にも供給される。こ
のアンドゲート５２の反転入力端子にはシステム
バス５に連なるシステムバス使用許可信号線２５
が結合されている。この時点ではシステムバス使
用許可信号がまだ発せられていないので、アンド
ゲート５２の出力端子に接続されたホールド信号
線４９上にCPU１１に対するホールド信号が出
力される。このCPU１１に対するホールド信号
は、オアゲート５３とホールド信号線５１を経て
タイミング発生及び制御部４０のホールド制御端
子に供給される。なお、オアゲート５３の他方の
入力端子には、DMA転送時等に使用される汎用
のホールド信号線５０が結合されている。
アンドゲート５２、ホールド信号線４９、オア
ゲート５３及びホールド信号線５１を介してホー
ルド信号を受けたCPU１１は、実行中のマシン
サイクルにおける内部バス１５の使用が済み次第
内部バス１５を開放してホールド状態に移行す
る。
バスアービタ６からシステムバス５とシステム
バス使用許可信号線２５を経てプロセツサ１の
CPU１１に供給されたシステムバス使用許可信
号は、システムバス・アクセス制御部４４内のア
ンドゲート５２の反転入力端子に結合される。こ
の結果、アンドゲート５２からホールド信号線４
９、オアゲート５３及びホールド信号線５１を経
てタイミング発生及び制御部４０に供給されてい
たホールド信号が消失し、CPU１１はホールド
状態を脱する。
ホールド状態を脱したCPU１１は、次のマシ
ンサイクルの実行を開始することにより、ホール
ド状態に移行する直前にアドレス・バツフア４２
に設定した外部アドレスと、ライト動作の場合に
データ・バツフア４３に設定したデタとを内部バ
ス１５上に出力する。引続きCPU１１は、内部
バス１５上に出力されたアドレス信号が確定する
までの時間を考慮して設定されている所定の遅延
時間をおいて、タイミング信号発生及び制御部４
０の制御信号入出力端子群３９から内部バス１５
上に制御信号を出力する。
入出力インターフエイス部１３内のデコーダ２
０は、内部バス１５上のアドレス信号と制御信号
の一部または全部に基づきシステムバス・アクセ
ス要求を解読し、バスバツフア２１に連なるバス
バツフア起動信号線２８上に同起動信号を出力す
る。この結果、内部バス１５上のアドレス、制御
信号及び必要な場合のデータがバスバツフア２１
を経てシステムバス５上に出力される。これと並
行して、バスバツフア起動信号線２８上の起動信
号はアンドゲート２３の非反転入力端子にも供給
される。このバスバツフア起動信号を受けたアン
ドゲート２３は、システムバス５とアクセス終了
信号線２９を介してその反転入力端子にアクセス
終了信号を受けるまで、CPU１１に対するウエ
イト信号を出力し続ける。
以上、システムバス・アクセス制御部４４を
CPU１１の内部に設ける構成を例示したが、
CPU内のアドレスバツフアの内容を内部バスに
よらないでCPU外のアドレス比較回路に転送す
るための専用の信号線を設置できれば、システム
バス・アクセス制御部４４を入出力インターフエ
イス部１３内に設けてもよいし、またこれらとは
別個の回路としてプロセツサ内に設置しても良
い。
また、第２図において説明の便宜上、アンドゲ
ート２３をCPU１１や入出力インターフエイス
部１３の外部に設けているが、アンドゲート２３
は一般的にはこれらの内部に設置されている。
さらに、各プロセツサとは個別のバスアービタ
を設ける構成を例示したが、これに代えて、バス
使用上の調停手段を各プロセツサ内に分散配置す
ることにより個別のバスアービタを除去した構成
とすることも出来る。
また、本発明のプロセツサをマルチプロセツ
サ・システムで使用する例を説明したが、他のプ
ロセツサを単なる入出力装置で置き換えたシング
ルプロセツサ・システムで本発明のプロセツサを
使用する場合でも、本発明の効果を奏することが
できる。
発明の効果 以上詳細に説明したように、本発明のプロセツ
サは、CPUが外部アクセスを開始する直前にシ
ステムバス使用要求を発すると共にCPUをホー
ルド状態にし、システムバス使用許可を受取るこ
とによりホールド状態を解除して外部アクセスを
開始するように構成されているので、プロセツサ
がシステムバス使用要求を発してからシステムバ
ス使用許可を受取るまでの間に発生した内部的な
処理を実行することが出来、その分処理能力が向
上する。
また、本発明のプロセツサは、システムバスが
使用可能になつた後にCPUが外部アクセスを開
始するように構成されているので、従来システム
のように入出力インターフエイス部に於いて各信
号相互のタイミングを取直す必要がなくなり、入
出力インターフエイス部の構成がその分簡易にな
るという利点もある。
【図面の簡単な説明】
第１図は従来のプロセツサが使用されるマルチ
プロセツサ・システムの構成の一例を示すブロツ
ク図、第２図は本発明の一実施例のプロセツサが
使用されるマルチプロセツサ・システムの構成の
一例を示すブロツク図、第３図は第２図のCPU
１１の構成の一例を示すブロツク図である。 １，２及び３……プロセツサ、４……共通メモ
リ、５……システムバス、１１……CPU、１２
……ローカルメモリ、１３……入出力インターフ
エイス部、１４……ローカル入出力装置、２０…
…デコーダ、２１……バスバツフア、２２……シ
ステムバス使用要求信号線、２４……ウエイト信
号線、２５……システムバス使用許可信号線、２
８……バスバツフア起動信号線、２９……アクセ
ス終了信号線、４４……システムバス・アクセス
制御部、４５……アドレス・テーブル、４６……
アドレス比較回路、４９……アドレス一致信号
線、４９，５０，５１……ホールド信号線。

Claims (1)

  1. 【特許請求の範囲】 １ 内部バスを介して接続されたCPU、ローカ
    ルメモリ及びローカル入出力装置並びに該内部バ
    スをシステムバスに接続する入出力インタフエー
    ス部を備えたプロセツサにおいて、 該プロセツサは、CPUの外部に出力される直
    前のアドレスに基づき該CPUによりシステムバ
    スの使用が開始されようとしていることを検知し
    て該プロセツサ外部にシステムバス使用要求を発
    すると共に該システムバス使用要求に対するシス
    テムバス使用許可を該プロセツサ外部から受ける
    まで該CPUをプロセツサ内部のバスの占有を放
    棄したホールド状態にする手段を備えたことを特
    徴とするプロセツサ。
JP59114874A 1984-06-05 1984-06-05 プロセツサ Granted JPS60258671A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59114874A JPS60258671A (ja) 1984-06-05 1984-06-05 プロセツサ
DE8585106891T DE3585177D1 (de) 1984-06-05 1985-06-04 Buszugriff fuer prozessor.
EP85106891A EP0166272B1 (en) 1984-06-05 1985-06-04 Processor bus access
US06/741,141 US4737932A (en) 1984-06-05 1985-06-04 Processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59114874A JPS60258671A (ja) 1984-06-05 1984-06-05 プロセツサ

Publications (2)

Publication Number Publication Date
JPS60258671A JPS60258671A (ja) 1985-12-20
JPH0354375B2 true JPH0354375B2 (ja) 1991-08-20

Family

ID=14648842

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Application Number Title Priority Date Filing Date
JP59114874A Granted JPS60258671A (ja) 1984-06-05 1984-06-05 プロセツサ

Country Status (4)

Country Link
US (1) US4737932A (ja)
EP (1) EP0166272B1 (ja)
JP (1) JPS60258671A (ja)
DE (1) DE3585177D1 (ja)

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