JPH09190406A - 直接メモリアクセス制御装置及びこれを用いた伝送システム - Google Patents

直接メモリアクセス制御装置及びこれを用いた伝送システム

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JPH09190406A
JPH09190406A JP8349266A JP34926696A JPH09190406A JP H09190406 A JPH09190406 A JP H09190406A JP 8349266 A JP8349266 A JP 8349266A JP 34926696 A JP34926696 A JP 34926696A JP H09190406 A JPH09190406 A JP H09190406A
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memory
transmission
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destination
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JP8349266A
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Zengi Kin
善 ギ 金
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

(57)【要約】 【課題】 直接メモリアクセス（ＤＭＡ）制御装置を提
供する。 【解決手段】 マイクロプロセッサーからのＤＭＡ伝送
命令を格納する制御レジスター１１０と、伝送回数を記
録するカウントレジスターと１００、伝送時にソースメ
モリアドレスを発生するソースメモリアドレス発生器１
６０と、伝送時に目的地メモリアドレスを発生する目的
地メモリアドレス発生器１５０と、ソースメモリと目的
地メモリとの間に位置し、伝送時に目的地メモリにデー
タを移す前にソースメモリのデータを一時格納するデー
タバッファー１７０と、伝送中にソースあるいは目的地
メモリを用いようとする他のマスタの要求を受けてメモ
リ使用権を仲裁する仲裁器１３０と、仲裁器にメモリ使
用権を要求し、伝送に必要なメモリ制御信号あるいはメ
モリ使用権を有するマスタに要するメモリ制御信号を発
生し、伝送回数に関する情報をカウントレジスターに発
生する制御器１４０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は直接メモリアクセス
（Direct Memory Access、以下ＤＭＡという）制御装置
に関し、特に、ＤＭＡ伝送中にソースメモリや目的地メ
モリを用いようとするマイクロプロセッサーあるいは他
のマスタに一時優先権を与えてメモリを用いるようにさ
せるＤＭＡ制御装置に関する。
【０００２】
【従来の技術】ＤＭＡ伝送の基本目的は、特定メモリの
データを他の特定メモリに迅速に転送し、マイクロプロ
セッサーがＤＭＡ伝送中に他の作業を行うようにして、
効率的でかつ優れたシステム性能を提供することにあ
る。
【０００３】このような目的を達成するために、ＤＭＡ
制御器は、マイクロプロセッサーから特定メモリ（ソー
スメモリ）領域のデータを他の特定メモリ（目的地メモ
リ）領域に伝送するための一連の命令を受けてこれを実
行するように構成されている。したがって、従来のＤＭ
Ａ制御装置は、マイクロプロセッサーが出した命令を格
納するための制御レジスターと、転送すべきデータが格
納されているメモリ（ソースメモリ）のアドレスを発生
するソースアドレス発生器と、このソースメモリのデー
タを格納するための他のメモリ（目的地メモリ）のアド
レスを発生する目的地アドレス発生器と、ＤＭＡ伝送回
数を格納するカウントレジスターと、ＤＭＡ伝送中に起
きた状態を格納する状態レジスターと、ＤＭＡ伝送を制
御するＤＭＡ制御器とから構成されている。
【０００４】従来のＤＭＡ制御装置においては、カウン
トレジスターに格納された伝送回数に応じたＤＭＡ伝送
を行うと、最初の命令を出したマイクロプロセッサーに
インタラプトを送りＤＭＡ伝送の完了を報告し、再び初
期状態に戻って次の命令を待つ。そして、もし伝送中に
エラーが発生すると、これを状態レジスターに記録し、
エラーインタラプトをマイクロプロセッサーに送って状
態レジスターを読ませて、エラーに対して適宜な措置を
受ける。
【０００５】このように、従来のＤＭＡ制御装置はＤＭ
Ａ伝送自体のみを支援している。即ち、ＤＭＡ伝送が始
まると指定された回数のデータ伝送が完了するまで、Ｄ
ＭＡ制御器が用いているソースメモリや目的地メモリに
他のマスタ例えばマイクロプロセッサーや他の制御器が
アクセスできない。従って、このような短所を補うため
に、ＤＭＡ伝送量を適宜に減らしてＤＭＡ伝送に要する
総時間数を縮める方法を用いている。
【０００６】しかしながら、マイクロプロセッサーがメ
モリにアクセスするために依然として長時間の間待機し
なければならないという問題が残っている。従って、高
速性を要求されるシステムでは、ＣＰＵのプロセッシン
グ時に応答時間の遅延がシステムの性能を低下させる原
因となっていた。また、共有メモリ構造を有するマルチ
プロセッサーシステムにおいて共有メモリにアクセスし
ようとする場合、マスタが多すぎるために何度もアクセ
スを試みなければならないという不便さがあった。
【０００７】このように、マイクロプロセッサーはＤＭ
Ａ伝送が完了するまでメモリにアクセスできずに待機し
なければならず、特別な場合には待機時間が長すぎるた
めタイムアウトが発生し、システムに致命的な影響を及
ぼしてＤＭＡ伝送を用いる長所を半減させていた。
【０００８】
【発明が解決しょうとする課題】従って、本発明は上記
問題点を解決するためになされたものであって、本発明
の目的は、システムの性能を向上させるために長時間待
機する必要がなく、ＤＭＡ伝送中にソースメモリや目的
地メモリを用いようとするマイクロプロセッサーあるい
は他のマスタに一時優先権を与えてメモリを用いさせる
ようにしたＤＭＡ制御装置を提供することにある。
【０００９】また、本発明の他の目的は、ＤＭＡ制御装
置を用いることにより、ＤＭＡ伝送中にマイクロプロセ
ッサーのソースメモリあるいは目的地メモリの使用を可
能にするとともに、このためのアドレス及びデータ経路
の制御を含むＤＭＡ伝送システムを提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明によるＤＭＡ制御装置は、マイクロプロセッサ
ーと、伝送するデータが格納されているソースメモリ
と、伝送されたデータが格納される目的地メモリとを含
むコンピューターシステムにおいて直接メモリアクセス
（以下、ＤＭＡという）伝送を行うＤＭＡ制御装置であ
って、前記マイクロプロセッサーがＤＭＡ制御装置に伝
達するＤＭＡ伝送に関する命令を格納するＤＭＡ制御レ
ジスターと、ＤＭＡ伝送回数を記録するＤＭＡカウント
レジスターと、ＤＭＡ伝送時に前記ソースメモリのアド
レスを発生するソースメモリアドレス発生器と、ＤＭＡ
伝送時に前記目的地メモリのアドレスを発生する目的地
メモリアドレス発生器と、前記ソースメモリと前記目的
地メモリとの間に位置し、ＤＭＡ伝送時に前記目的地メ
モリにソースメモリのデータを移す前に前記ソースメモ
リのデータを一時格納するＤＭＡデータバッファーと、
ＤＭＡ伝送中に前記ソースメモリあるいは目的地メモリ
を用いようとする少なくとも一つのマスタのメモリアク
セス要求を受けてメモリ使用権を仲裁するＤＭＡ仲裁器
と、前記ＤＭＡ仲裁器にメモリ使用権を要求し、ＤＭＡ
伝送に必要なメモリ制御信号あるいはメモリ使用権を有
するマスタが必要とするメモリ制御信号を発生するとと
もに、ＤＭＡ伝送回数に関する情報をＤＭＡカウントレ
ジスターに発生するＤＭＡエンジン制御器と含むことを
特徴とする。
【００１１】前記ＤＭＡ仲裁器は、ＤＭＡ伝送サイクル
を前記ソースメモリから前記ＤＭＡデータバッファーへ
のデータ伝達（第１サイクル）と前記ＤＭＡデータバッ
ファーから前記目的地メモリへのデータ伝達（第２サイ
クル）とに分離し、前記第１サイクルと第２サイクルと
から構成される基本ＤＭＡ伝送サイクル単位で、ＤＭＡ
伝送中に前記ソースメモリあるいは目的地メモリを用い
ようとする少なくとも一つのマスタのメモリアクセス要
求を受けて前記メモリ使用権を仲裁することが好まし
い。また、前記ＤＭＡエンジン制御器からＤＭＡ伝送状
態に関する情報を受けて格納するＤＭＡ状態レジスター
を更に具備するとよい。
【００１２】前記ＤＭＡ仲裁器は、前記ソースメモリを
用いようとするマスタのソースメモリ使用要求信号を受
けて、前記基本ＤＭＡ伝送サイクル単位でメモリ使用権
を仲裁するソースメモリ仲裁器と、前記目的地メモリを
用いようとするマスタの目的地メモリ使用要求信号を受
けて、前記基本ＤＭＡ伝送サイクル単位でメモリ使用権
を仲裁する目的地メモリ仲裁器と、前記ソースメモリ仲
裁器及び前記目的地メモリ仲裁器の仲裁結果に応じてＤ
ＭＡ制御装置以外のマスタが前記ソースメモリ及び目的
地メモリに発生するアドレス及びデータバス信号を一時
格納するバッファー制御信号を発生するバッファー制御
信号発生器とを含むことが好ましい。また、前記ＤＭＡ
エンジン制御器は、前記ＤＭＡ制御レジスターに格納さ
れた命令を分析する命令分析器と、前記命令分析器を通
じてソースメモリから目的地メモリへのＤＭＡ伝送に関
する情報を受けて、前記ソース及び目的地メモリ仲裁器
にソース及び目的地メモリの使用を要求する信号を発生
し、メモリ使用権を受けるとＤＭＡ伝送状態に応じてデ
ータ及びアドレスの流れを制御する制御信号を発生する
状態遷移マシンと、前記状態遷移マシンでＤＭＡ伝送が
正常に完了すると、ＤＭＡ伝送を要求したマスタにこれ
を知らせる正常終了処理器と、前記状態遷移マシンでＤ
ＭＡ伝送にエラーが発生すると、ＤＭＡを要求したマス
タにこれを知らせるエラー終了処理器とを含むことが好
ましい。
【００１３】また、本発明によるＤＭＡ伝送システム
は、ＤＭＡ伝送命令を発生し、ＤＭＡ伝送中には所定の
作業を行うマイクロプロセッサーと、前記マイクロプロ
セッサーからＤＭＡ伝送命令を受けてこれを行い、アド
レスバッファー及びデータバッファーの制御信号を発生
してアドレス及びデータの流れを制御するＤＭＡ制御手
段と、伝送するデータを格納しているソースメモリと、
伝送されたデータを格納する目的地メモリと、前記ソー
スメモリと前記目的地メモリとの間に位置し、ＤＭＡ伝
送時に前記目的地メモリにソースメモリのデータを移す
前に前記ソースメモリのデータを一時格納するＤＭＡデ
ータバッファーと、前記マイクロプロセッサーと前記目
的地メモリとの間に位置し、前記マイクロプロセッサー
と前記目的地メモリとの間でやりとりされるデータを一
時格納する目的地データバッファーと、前記マイクロプ
ロセッサーが前記目的地メモリに発生するアドレスを一
時格納する目的地アドレスバッファーと、前記マイクロ
プロセッサーと前記ソースメモリとの間でやりとりされ
るデータを一時格納するソースデータバッファーと、前
記ＤＭＡ制御手段から出力されるソースメモリアドレス
と前記マイクロプロセッサーから出力されるソースアド
レスを入力として前記ＤＭＡ制御手段の制御信号に応じ
て前記ＤＭＡ制御手段から出力されるソースメモリアド
レスと前記マイクロプロセッサーから出力されるソース
アドレスのうち一つを出力するマルチプレクサーとを含
むことを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面に基づいて詳細に説明する。
【００１５】図１は、本発明による好ましいＤＭＡ制御
装置のブロック図である。図１において、ＤＭＡ制御レ
ジスター１１０はマイクロプロセッサーがＤＭＡ制御装
置に伝達するＤＭＡ伝送に関する命令を格納する。ＤＭ
Ａカウントレジスター１００はＤＭＡ伝送回数を記録す
る。ＤＭＡ状態レジスター１２０はＤＭＡエンジン制御
器１４０からＤＭＡ伝送状態に関する情報を受けて格納
する。
【００１６】ソースメモリアドレス発生器１６０はＤＭ
Ａ伝送時にソースメモリのアドレスを発生する。目的地
メモリアドレス発生器１５０はＤＭＡ伝送時に目的地メ
モリのアドレスを発生する。ＤＭＡデータバッファー１
７０はＤＭＡ伝送時に目的地メモリにソースメモリのデ
ータを移す前にソースメモリのデータを一時格納する。
【００１７】ＤＭＡ仲裁器１３０は、ＤＭＡ伝送サイク
ルをソースメモリからＤＭＡデータバッファー１７０へ
のデータ伝達（第１サイクル）とＤＭＡデータバッファ
ー１７０から目的地メモリへのデータ伝達（第２サイク
ル）とに分離し、第１サイクルと第２サイクルをそれぞ
れ基本ＤＭＡ伝送サイクルとする時、ＤＭＡ伝送中にソ
ースメモリあるいは目的地メモリを用いようとする少な
くとも一つ以上のマスタからのメモリアクセス要求を受
けて基本ＤＭＡ伝送サイクル単位でメモリ使用権を仲裁
する。
【００１８】ＤＭＡエンジン制御器１４０は、ＤＭＡ仲
裁器１３０にメモリ使用権を要求し、ＤＭＡ伝送に必要
なメモリ制御信号及びメモリ使用権を有するマスタが必
要とするメモリ制御信号を発生するとともに、ＤＭＡ伝
送回数に関する情報をＤＭＡカウントレジスター１００
に発生する。
【００１９】図２は、ＤＭＡ仲裁器１３０とＤＭＡエン
ジン制御器１４０の詳細ブロック図である。図２に示す
ように、ＤＭＡ仲裁器１３０は、ソースメモリ仲裁器１
３２と、目的地メモリ仲裁器１３４と、バッファー制御
信号発生器１３６とから構成される。
【００２０】ソースメモリ仲裁器１３２は、ソースメモ
リを用いようとするマスタのソースメモリ使用要求信号
を受け、基本ＤＭＡ伝送サイクル単位でメモリ使用権を
仲裁する。目的地メモリ仲裁器１３４は、目的地メモリ
を用いようとするマスタの目的地メモリ使用要求信号を
受け、基本ＤＭＡ伝送サイクル単位でメモリ使用権を仲
裁する。バッファー制御信号発生器１３６は、ソースメ
モリ仲裁器１３２及び目的地メモリ仲裁器１３４による
仲裁の結果に応じてＤＭＡ制御装置以外のマスタがソー
ス及び目的地メモリに発生するアドレス及びデータバス
信号を一時格納するバッファー制御信号を発生する。
【００２１】また、図２に示すように、ＤＭＡエンジン
制御器１４０は、命令分析器１４２と、状態遷移マシン
１４４と、正常終了処理器１４６と、エラー終了処理器
１４８とから構成される。
【００２２】命令分析器１４２はＤＭＡ制御レジスター
１１０に格納された命令を分析する。状態遷移マシン１
４４は、命令分析器１４２を通じてソースメモリから目
的地メモリに行われるＤＭＡ伝送に関する情報を受け
て、ソース及び目的地メモリ仲裁器１３２，１３４にソ
ース及び目的地メモリの使用を要求する信号を発生し、
メモリ使用権を受けるとＤＭＡ伝送状態に応じてデータ
及びアドレスの流れを制御する制御信号を発生する。
【００２３】正常終了処理器１４６は、状態遷移マシン
１４４でＤＭＡ伝送が正常に完了すると、ＤＭＡを要求
したマスタにこれを知らせる。エラー終了処理器１４８
は、状態遷移マシン１４４でＤＭＡ伝送にエラーが発生
すると、ＤＭＡを要求したマスタにこれを知らせる。
【００２４】次に、図１及び図２を参照しながら本発明
によるＤＭＡ制御装置の動作を説明する。
【００２５】まず、ＤＭＡ伝送を要求するマイクロプロ
セッサーがソースメモリアドレス発生器１６０にソース
メモリの開始アドレスを記録し、目的地メモリアドレス
発生器１５０に目的地メモリの開始アドレスを記録し、
ＤＭＡ伝送されるデータ量に応じてＤＭＡ伝送の回数を
ＤＭＡカウントレジスター１００に記録する。次に、Ｄ
ＭＡ制御レジスター１１０にＤＭＡ伝送を指示する命令
(d cmd)を記録する。その後、この命令はＤＭＡエンジ
ン制御器１４０の命令分析器１４２に伝達されてＤＭＡ
伝送方向などを分析し、これに基づき状態遷移マシン１
４４が作動してＤＭＡ伝送が開始される。
【００２６】この際、ＤＭＡ伝送サイクルは、ソースメ
モリのデータがＤＭＡデータバッファー１７０に伝達さ
れる第１サイクルとＤＭＡデータバッファー１７０に伝
達されたデータが目的地メモリに伝達される第２サイク
ルとに分けられる。
【００２７】第１サイクルが完了すると、ＤＭＡエンジ
ン制御器１４０の状態遷移マシン１４４はこれを知らせ
る信号(1st end)をＤＭＡ仲裁器１３０の目的地メモリ
仲裁器１３４に伝達する。同様に、第２サイクルが完了
すると、ＤＭＡエンジン制御器１４０の状態遷移マシン
１４４はこれを知らせる信号(2nd end)をＤＭＡ仲裁器
１３０のソースメモリ仲裁器１３２に伝達する。
【００２８】なお、第１サイクルあるいは第２サイクル
が完了すると、ＤＭＡエンジン制御器１４０は、ＤＭＡ
伝送を続けるために、ＤＭＡ仲裁器１３０に目的地メモ
リ使用権を要求する信号(dma dst req)あるいはソー
スメモリ使用権を要求する信号(dma src req)を発生
し、メモリ使用に対する仲裁を受ける。次いで、ＤＭＡ
エンジン制御器１４０は、ＤＭＡ仲裁器１３０の仲裁を
通じてソースメモリ使用に関する許可信号(src gnt)あ
るいは目的地メモリ使用に対する許可信号(dst gnt)を受
けると、ソースメモリアドレス発生器１６０あるいは目
的地メモリアドレス発生器１５０から発生されたソース
メモリアドレスあるいは目的地メモリアドレスをＤＭＡ
仲裁器１３０のバッファー制御信号発生器１３６を通じ
て発生されたバッファー制御信号に応じてソースメモリ
あるいは目的地メモリに入力させる。
【００２９】また、第２サイクルが終わると、即ち一つ
のＤＭＡデータブロック伝送が完了すると、ＤＭＡエン
ジン制御器１４０はソースメモリアドレス発生器１６０
と目的地メモリアドレス発生器１５０に現在のアドレス
の増加を指示する信号(inc)を発生して次のブロック伝
送を用意させる。
【００３０】また、ＤＭＡエンジン制御器１４０は、第
２サイクルが完了すると、ＤＭＡカウントレジスター１
００にＤＭＡ伝送回数の一回の減少を指示する信号(de
c) を発生する。すると、ＤＭＡカウントレジスター１
００に記録されているＤＭＡ伝送回数は一回だけ減少
し、ＤＭＡカウントレジスター１００はＤＭＡ伝送回数
が‘０’になったかを検査し、‘０’でない場合にはＤ
ＭＡエンジン制御器１４０を通じてＤＭＡ伝送を続けさ
せ、‘０’である場合にはカウントアウト信号(cout)を
ＤＭＡエンジン制御器１４０に送ってすべてのＤＭＡ伝
送が完了したことを知らせる。この際、ＤＭＡエンジン
制御器１４０の正常終了処理器１４６がインタラプトを
通じてマイクロプロセッサーにこれを知らせると、ＤＭ
Ａ伝送が終了する。
【００３１】また、ＤＭＡエンジン制御器１４０は、Ｄ
ＭＡ伝送の進行中に現在のＤＭＡ状態を引き続きＤＭＡ
状態レジスター１２０に送って現在のＤＭＡ状況を記録
させる。さらに、ＤＭＡエンジン制御器１４０は、ＤＭ
Ａが正常に完了した場合あるいは動作中にエラーが発生
した場合には、これに関する情報をＤＭＡ状態レジスタ
ー１２０に格納し、正常終了処理器１４６あるいはエラ
ー終了処理器１４８を通じてマイクロプロセッサーにイ
ンタラプトを発生し、伝送完了あるいはエラー発生情報
を報告し適宜な措置を受ける。
【００３２】次に、ＤＭＡ伝送中に即ち伝送回数が
‘０’でない状況において、マイクロプロセッサーや他
のマスタがソースメモリあるいは目的地メモリを用いよ
うとする場合について説明する。例えば、ＤＭＡエンジ
ン制御器１４０が第１サイクルあるいは第２サイクルを
行っている最中に、マイクロプロセッサーあるいは他の
マスタがソースあるいは目的地データを用いようとメモ
リ使用権を要求する信号(m src req,m dst req)を
ＤＭＡ仲裁器１３０に発生する場合を想定してみると、
まずＤＭＡエンジン制御器１４０は現在行っているサイ
クルを完了させる。即ち、第１サイクルの遂行中にメモ
リ使用権が要求されると第１サイクルを完了させ、第２
サイクルの遂行中にメモリ使用権が要求されると第２サ
イクルを完了させる。その後、ＤＭＡ仲裁器１３０を通
じてメモリ使用権を仲裁してメモリ使用権を決定する。
ここで、メモリ使用権を獲得したマスタがメモリを用い
るようになり、この際、前述したＤＭＡ伝送動作は一時
中止される。また、マスタによるメモリの使用が終わる
と、ＤＭＡエンジン制御器１４０は再びＤＭＡ仲裁器１
３０を通じてメモリ使用権を獲得してＤＭＡ伝送を再開
する。
【００３３】図３はＤＭＡ制御装置を用いたＤＭＡ伝送
システムの好ましい一例を示したブロック図である。こ
こでは、説明の便宜上、ソースメモリと目的地メモリを
用いるマスタはマイクロプロセッサーとＤＭＡ制御装置
と仮定する。
【００３４】図３において、マイクロプロセッサー３０
０は、ＤＭＡ伝送命令を発生し、ＤＭＡ伝送中には所定
の作業を行う。ＤＭＡ制御手段３１０は、マイクロプロ
セッサー３００からＤＭＡ伝送命令を受けてこれを実行
し、アドレスバッファー３２５，３３５及びデータバッ
ファー３２０，３３０の制御信号を発生してアドレス及
びデータの流れを制御する。
【００３５】ローカルメモリ３６０は、ローカルバスに
連結されており、ＤＭＡ伝送方向に応じて伝送するデー
タを格納しているソースメモリあるいは伝送されたデー
タを格納する目的地メモリとして利用できる。システム
メモリ３７０は、システムバスに連結されており、ロー
カルメモリと同様にＤＭＡ伝送方向に応じてソースメモ
リあるいは目的地メモリとして利用できる。
【００３６】ＤＭＡデータバッファー３４０は、ＤＭＡ
伝送時に目的地メモリにソースメモリのデータを移す前
にソースメモリのデータを一時格納する。プロセッサー
データバッファー３２０は、マイクロプロセッサーとシ
ステムメモリとの間にやりとりされるデータを一時格納
する。ローカルメモリデータバッファー３３０は、マイ
クロプロセッサーとローカルメモリとの間にやりとりさ
れるデータを一時格納する。プロセッサーアドレスバッ
ファー３２５は、マイクロプロセッサーがシステムメモ
リに発生するアドレスを一時格納する。ローカルアドレ
スＭＵＸ３３５は、ＤＭＡ制御手段３１０から出力され
るローカルメモリアドレスとマイクロプロセッサーから
出力されるローカルメモリアドレスを入力としてＤＭＡ
制御手段の制御信号に応じてＤＭＡ制御手段から出力さ
れるローカルメモリアドレスとマイクロプロセッサーか
ら出力されるローカルメモリアドレスのうち一つを出力
するマルチプレクサーである。
【００３７】また、アドレスデコーダー３７５は、マイ
クロプロセッサー３００から出力されるアドレスをデコ
ーディングしてＤＭＡ制御手段３１０のＤＭＡ仲裁器に
伝送する。システムメモリアドレスバッファー３４５及
びシステムメモリデータバッファー３５０は、システム
バスにアドレス及びデータを出力する前にシステムメモ
リのアドレス及びデータをバッファリングする役割を果
たす。
【００３８】次に、図１及び図２に示したＤＭＡ制御装
置のブロック図と図３を参照して本発明による伝送シス
テムの動作を説明する。図３のＤＭＡ制御手段３１０と
ＤＭＡデータバッファー３４０は図１のＤＭＡ制御装置
に該当する。また、図１及び図２を参照して説明したＤ
ＭＡ制御装置の動作は、図３の場合にも準用されるの
で、重複する説明を省略してＤＭＡ伝送システムのアド
レスバッファー及びデータバッファー制御について主に
説明する。さらに、説明の便宜のために、ローカルメモ
リ３６０をソースメモリと、また、システムメモリ３７
０を目的地メモリと想定して説明する。
【００３９】まず、ＤＭＡ伝送を要求するマイクロプロ
セッサー３００がソースメモリのローカルメモリアドレ
ス発生器３１１にソースメモリ３６０の開始アドレスを
記録し、目的地メモリのシステムメモリアドレス発生器
３１２に目的地メモリ３７０の開始アドレスを記録し、
ＤＭＡ伝送されるデータ量に応じてＤＭＡ伝送する回数
をＤＭＡカウントレジスター３１３に記録する。その
後、ＤＭＡ制御レジスター３１４にＤＭＡ伝送を指示す
る命令(d cmd)を記録する。すると、この命令はＤＭＡ
エンジン制御器３１７に伝達されてＤＭＡ伝送方向など
が分析され、これに基づきエンジン制御器３１７の状態
遷移マシン（図示せず）が作動してアドレスバッファー
及びデータバッファーを制御する信号を発生してＤＭＡ
伝送が開始される。
【００４０】この際、ＤＭＡ伝送サイクルは、ソースメ
モリ３６０のデータがＤＭＡデータバッファー３４０に
伝達される第１サイクルと、ＤＭＡデータバッファー３
４０に伝達されたデータが目的地メモリ３７０に伝達さ
れる第２サイクルとに分けられる。
【００４１】即ち、第１サイクルは次のように行われ
る。まず、ＤＭＡエンジン制御器３１７の状態遷移マシ
ンを通じてローカルアドレスＭＵＸ３３５の選択信号(m
ux sel)を発生して、ローカルメモリアドレス発生器３
１１から出力されたローカルメモリアドレスをローカル
メモリ３６０に入力し、ローカルメモリ３６０のデータ
をＤＭＡデータバッファー３４０にラッチさせる。第１
サイクルが完了すると、ＤＭＡエンジン制御器３１７は
これを知らせる信号(1st end)をＤＭＡ仲裁器３１６に
伝達する。
【００４２】一方、第２サイクルはＤＭＡ仲裁器３１６
を通じてＤＭＡエンジン制御器３１７がメモリ使用権を
獲得した後に初めて開始される。ＤＭＡエンジン制御器
３１７がメモリ使用権を獲得すると、ＤＭＡデータバッ
ファー３４０でラッチされたデータを出力させる出力イ
ネーブル信号(d local2sys en) を発生し、ラッチさ
れたデータをシステムメモリデータバッファー３５０を
通じてシステムメモリ３７０に記録させる。第２サイク
ルが完了すると、ＤＭＡエンジン制御器３１７がこれを
知らせる信号をＤＭＡ仲裁器３１６に伝達する。
【００４３】第１サイクルあるいは第２サイクルが完了
すると、ＤＭＡエンジン制御器３１７はＤＭＡ伝送を続
けるためにＤＭＡ仲裁器３１６に目的地メモリ３７０の
使用権を要求する信号あるいはソースメモリ３６０の使
用権を要求する信号を発生し、ソースメモリ３６０ある
いは目的地メモリ３７０の使用に対する仲裁を受ける。
ＤＭＡエンジン制御器３１７は、ＤＭＡ仲裁器３１６の
仲裁を通じてソースメモリ３６０の使用に関する許可信
号あるいは目的地メモリ３７０の使用に関する許可信号
を受けると、ソースメモリアドレス発生器３１１から発
生されたソースメモリアドレスあるいは目的地メモリア
ドレス発生器３１２から発生された目的地メモリアドレ
スをＤＭＡ仲裁器３１６のバッファー制御信号発生器
（図示せず）を通じて発生されたバッファー制御信号に
応じてソースメモリ３６０あるいは目的地メモリ３７０
に入力させる。
【００４４】また、第２サイクルが完了即ち一つのＤＭ
Ａデータブロック伝送が完了すると、ＤＭＡエンジン制
御器３１７は、ソースメモリアドレス発生器３１１と目
的地メモリアドレス発生器３１２に現在のアドレスの増
加を命令する信号(inc) を発生して次のブロック伝送を
用意させる。
【００４５】さらに、ＤＭＡエンジン制御器３１７は、
第２サイクルが完了すると、ＤＭＡカウントレジスター
３１３にＤＭＡ伝送回数の一回減少を命令する信号(de
c) を発生して、ＤＭＡカウントレジスター３１３に記
録されているＤＭＡ伝送回数が一回だけ減少し、ＤＭＡ
カウントレジスター３１３はＤＭＡ伝送回数が‘０’に
なったかを検査し、‘０’でない場合にはＤＭＡエンジ
ン制御器３１７を通じてＤＭＡ伝送を続けさせ、‘０’
である場合にはカウントアウト信号をＤＭＡエンジン制
御器３１７に送ってすべてのＤＭＡ伝送が完了したこと
を知らせる。この際、ＤＭＡエンジン制御器３１７の正
常終了処理器（図示せず）がインタラプトを通じてマイ
クロプロセッサー３００にこれを知らせると、ＤＭＡ伝
送が終了する。
【００４６】さらに、ＤＭＡエンジン制御器３１７は、
ＤＭＡ伝送中に現在のＤＭＡ状態を引き続きＤＭＡ状態
レジスター３１５に送り現在のＤＭＡ状況を記録させ
る。また、ＤＭＡエンジン制御器３１７は、正常にＤＭ
Ａが完了した場合あるいは動作中にエラーが発生した場
合には、これに関する情報をＤＭＡ状態レジスター３１
５に格納し、ＤＭＡエンジン制御器３１７の正常終了処
理器あるいはエラー終了処理器を通じてマイクロプロセ
ッサー３００にインタラプトを発生し、伝送完了あるい
はエラー発生情報を報告して適宜な措置を受ける。
【００４７】次に、ＤＭＡ伝送中即ち伝送回数が‘０’
でない状況においてマイクロプロセッサー３００がソー
スメモリあるいは目的地メモリを用いようとする場合に
ついて説明する。例えば、ＤＭＡエンジン制御器３１７
が第１サイクルあるいは第２サイクルを行っている最中
にマイクロプロセッサー３００がソースあるいは目的地
メモリを用いようとメモリ使用権を要求する使用権要求
信号をＤＭＡ仲裁器３１６に発生するものと仮定する。
ここで、使用権要求信号はローカルメモリ３６０あるい
はシステムメモリ３７０のアドレスのために生成される
信号であり、かつ、それらはマイクロプロセッサー３０
０により生成され、アドレスデコーダー３７５によりデ
コーディングされる。
【００４８】このような使用権要求信号が発生すると、
ＤＭＡエンジン制御器３１７は現在行っているサイクル
を終了させる。即ち、第１サイクルの遂行中にメモリ使
用権が要求されると第１サイクルを完了させ、第２サイ
クルの遂行中にメモリ使用権が要求されると第２サイク
ルを完了させる。その後、ＤＭＡ仲裁器３１６を通じて
メモリ使用権を仲裁してメモリ使用権を決定する。
【００４９】ここで、マイクロプロセッサー３００がメ
モリ使用権を獲得すると、前述したＤＭＡ伝送動作は一
時中止される。もしマイクロプロセッサー３００がロー
カルメモリ３６０の使用権を獲得すると、ＤＭＡエンジ
ン制御器３１７はＤＭＡ仲裁器３１６からマイクロプロ
セッサー使用権獲得信号を受け、ローカルアドレスＭＵ
Ｘ３３５の選択信号(mux sel)を用いマイクロプロセッ
サーが発生したアドレスをローカルメモリ３６０に入力
させる。なお、ＤＭＡエンジン制御器３１７は、ローカ
ルメモリデータバッファー３３０の出力イネーブル信号
(up2local en) を発生し、ローカルメモリ３６０に入
力させることにより、マイクロプロセッサー３００はロ
ーカルメモリ３６０を用いることができる。
【００５０】また、ＤＭＡ仲裁器を通じてマイクロプロ
セッサーがシステムメモリ使用権を獲得すると、ＤＭＡ
仲裁器３１６のバッファー制御信号発生器（図示せず）
はプロセッサーデータバッファー３２０の出力制御信号
(up2sys en又はsys2up en) 信号を発生してデータを
出力する。なお、プロセッサーアドレスバッファー３２
５の出力制御信号(up addr en) を発生し、マイクロ
プロセッサー３００が発生したアドレスをシステムメモ
リアドレスバッファー３４５を経てシステムメモリ３７
０に入力させる。
【００５１】マイクロプロセッサー３００によるメモリ
の使用が完了すると、ＤＭＡエンジン制御器３１７は再
びＤＭＡ仲裁器３１６を通じてメモリ使用権を獲得して
ＤＭＡ伝送を再開する。
【００５２】なお、ここではローカルメモリ３６０をソ
ースメモリと、システムメモリ３７０を目的地メモリと
してそれぞれ仮定して説明したが、同様にローカルメモ
リ３７０を目的地メモリと、システムメモリ３７０をソ
ースメモリとすることができる。
【００５３】
【発明の効果】本発明によれば、ＤＭＡ伝送とマイクロ
プロセッサーの一般的なサイクルを同時に支援すること
により、最小限の伝送休止時間と高速性を要求するマル
チプロセッサーシステムの性能を向上させることができ
る。
【００５４】また、ＤＭＡ伝送サイクルやマイクロプロ
セッサーサイクルの何れか一つが長時間メモリサイクル
を用いる場合でも、タイムアウトやバスエラーの発生を
防止できるので、安定性が向上してシステムの効率を高
めることができる。
【図面の簡単な説明】
【図１】本発明による好ましいＤＭＡ制御装置を示すブ
ロック図である。
【図２】図１に示すＤＭＡ仲裁器とＤＭＡエンジン制御
器の詳細ブロック図である。
【図３】ＤＭＡ制御装置を用いたＤＭＡ伝送システムの
一例を示すブロック図である。
【符号の説明】
１００ ＤＭＡカウントレジスター １１０ ＤＭＡ制御レジスター １２０ ＤＭＡ状態レジスター １３０ ＤＭＡ仲裁器 １４０ ＤＭＡエンジン制御器 １５０ 目的地メモリアドレス発生器 １６０ ソースメモリアドレス発生器 １７０ ＤＭＡデータバッファー

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサーと、伝送するデー
    タが格納されているソースメモリと、伝送されたデータ
    が格納される目的地メモリとを含むコンピューターシス
    テムにおいて直接メモリアクセス（以下、ＤＭＡとい
    う）伝送を行うＤＭＡ制御装置であって、 前記マイクロプロセッサーがＤＭＡ制御装置に伝達する
    ＤＭＡ伝送に関する命令を格納するＤＭＡ制御レジスタ
    ーと、 ＤＭＡ伝送回数を記録するＤＭＡカウントレジスター
    と、 ＤＭＡ伝送時に前記ソースメモリのアドレスを発生する
    ソースメモリアドレス発生器と、 ＤＭＡ伝送時に前記目的地メモリのアドレスを発生する
    目的地メモリアドレス発生器と、 前記ソースメモリと前記目的地メモリとの間に位置し、
    ＤＭＡ伝送時に前記目的地メモリにソースメモリのデー
    タを移す前に前記ソースメモリのデータを一時格納する
    ＤＭＡデータバッファーと、 ＤＭＡ伝送中に前記ソースメモリあるいは目的地メモリ
    を用いようとする少なくとも一つのマスタのメモリアク
    セス要求を受けてメモリ使用権を仲裁するＤＭＡ仲裁器
    と、 前記ＤＭＡ仲裁器にメモリ使用権を要求し、ＤＭＡ伝送
    に必要なメモリ制御信号あるいはメモリ使用権を有する
    マスタが必要とするメモリ制御信号を発生するととも
    に、ＤＭＡ伝送回数に関する情報をＤＭＡカウントレジ
    スターに発生するＤＭＡエンジン制御器と、を含むこと
    を特徴とするＤＭＡ制御装置。
  2. 【請求項２】 前記ＤＭＡ仲裁器は、ＤＭＡ伝送サイク
    ルを前記ソースメモリから前記ＤＭＡデータバッファー
    へのデータ伝達（第１サイクル）と前記ＤＭＡデータバ
    ッファーから前記目的地メモリへのデータ伝達（第２サ
    イクル）とに分離し、前記第１サイクルと第２サイクル
    とから構成される基本ＤＭＡ伝送サイクル単位で、ＤＭ
    Ａ伝送中に前記ソースメモリあるいは目的地メモリを用
    いようとする少なくとも一つのマスタのメモリアクセス
    要求を受けて前記メモリ使用権を仲裁することを特徴と
    する請求項１に記載のＤＭＡ制御装置。
  3. 【請求項３】 前記ＤＭＡエンジン制御器からＤＭＡ伝
    送状態に関する情報を受けて格納するＤＭＡ状態レジス
    ターを更に具備することを特徴とする請求項２に記載の
    ＤＭＡ制御装置。
  4. 【請求項４】 前記ＤＭＡ仲裁器は、 前記ソースメモリを用いようとするマスタのソースメモ
    リ使用要求信号を受けて、前記基本ＤＭＡ伝送サイクル
    単位でメモリ使用権を仲裁するソースメモリ仲裁器と、 前記目的地メモリを用いようとするマスタの目的地メモ
    リ使用要求信号を受けて、前記基本ＤＭＡ伝送サイクル
    単位でメモリ使用権を仲裁する目的地メモリ仲裁器と、 前記ソースメモリ仲裁器及び前記目的地メモリ仲裁器の
    仲裁結果に応じてＤＭＡ制御装置以外のマスタが前記ソ
    ースメモリ及び目的地メモリに発生するアドレス及びデ
    ータバス信号を一時格納するバッファー制御信号を発生
    するバッファー制御信号発生器とを含むことを特徴とす
    る請求項２に記載のＤＭＡ制御装置。
  5. 【請求項５】 前記ＤＭＡエンジン制御器は、 前記ＤＭＡ制御レジスターに格納された命令を分析する
    命令分析器と、 前記命令分析器を通じてソースメモリから目的地メモリ
    へのＤＭＡ伝送に関する情報を受けて、前記ソース及び
    目的地メモリ仲裁器にソース及び目的地メモリの使用を
    要求する信号を発生し、メモリ使用権を受けるとＤＭＡ
    伝送状態に応じてデータ及びアドレスの流れを制御する
    制御信号を発生する状態遷移マシンと、 前記状態遷移マシンでＤＭＡ伝送が正常に完了すると、
    ＤＭＡ伝送を要求したマスタにこれを知らせる正常終了
    処理器と、 前記状態遷移マシンでＤＭＡ伝送にエラーが発生する
    と、ＤＭＡを要求したマスタにこれを知らせるエラー終
    了処理器とを含むことを特徴とする請求項４に記載のＤ
    ＭＡ制御装置。
  6. 【請求項６】 ＤＭＡ伝送命令を発生し、ＤＭＡ伝送中
    には所定の作業を行うマイクロプロセッサーと、 前記マイクロプロセッサーからＤＭＡ伝送命令を受けて
    これを行い、アドレスバッファー及びデータバッファー
    の制御信号を発生してアドレス及びデータの流れを制御
    するＤＭＡ制御手段と、 伝送するデータを格納しているソースメモリと、 伝送されたデータを格納する目的地メモリと、 前記ソースメモリと前記目的地メモリとの間に位置し、
    ＤＭＡ伝送時に前記目的地メモリにソースメモリのデー
    タを移す前に前記ソースメモリのデータを一時格納する
    ＤＭＡデータバッファーと、 前記マイクロプロセッサーと前記目的地メモリとの間に
    位置し、前記マイクロプロセッサーと前記目的地メモリ
    との間でやりとりされるデータを一時格納する目的地デ
    ータバッファーと、 前記マイクロプロセッサーが前記目的地メモリに発生す
    るアドレスを一時格納する目的地アドレスバッファー
    と、 前記マイクロプロセッサーと前記ソースメモリとの間で
    やりとりされるデータを一時格納するソースデータバッ
    ファーと、 前記ＤＭＡ制御手段から出力されるソースメモリアドレ
    スと前記マイクロプロセッサーから出力されるソースア
    ドレスを入力として前記ＤＭＡ制御手段の制御信号に応
    じて前記ＤＭＡ制御手段から出力されるソースメモリア
    ドレスと前記マイクロプロセッサーから出力されるソー
    スアドレスのうち一つを出力するマルチプレクサーとを
    含むことを特徴とするＤＭＡ伝送システム。
JP8349266A 1995-12-30 1996-12-27 直接メモリアクセス制御装置及びこれを用いた伝送システム Pending JPH09190406A (ja)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0874320B1 (en) * 1997-04-02 2007-02-21 Matsushita Electric Industrial Co., Ltd. High speed data input-output device which fetches data into internal memory and performs operations on the data before outputting the data
JP3790323B2 (ja) 1997-04-16 2006-06-28 株式会社ルネサステクノロジ データ転送制御装置、マイクロコンピュータ及びデータ処理システム
KR100287366B1 (ko) * 1997-11-24 2001-04-16 윤순조 엠피이지 방식을 이용한 휴대용 음향 재생장치 및 방법
US6230229B1 (en) * 1997-12-19 2001-05-08 Storage Technology Corporation Method and system for arbitrating path contention in a crossbar interconnect network
US6108743A (en) * 1998-02-10 2000-08-22 Intel Corporation Technique for performing DMA including arbitration between a chained low priority DMA and high priority DMA occurring between two links in the chained low priority
US6473780B1 (en) * 1998-04-01 2002-10-29 Intel Corporation Scheduling of direct memory access
US6430628B1 (en) * 1998-12-08 2002-08-06 Intel Corporation Method and apparatus for reducing direct memory access transfers using smart coalescing
US6535940B1 (en) * 1999-07-28 2003-03-18 Sony Corporation System and method for fast data transfers in an electronic network
US6449665B1 (en) 1999-10-14 2002-09-10 Lexmark International, Inc. Means for reducing direct memory access
US6421744B1 (en) * 1999-10-25 2002-07-16 Motorola, Inc. Direct memory access controller and method therefor
US6658169B1 (en) * 2000-08-21 2003-12-02 Imaging Devices, Inc. Image processor with integral image buffer
JP2002073527A (ja) * 2000-08-25 2002-03-12 Rohm Co Ltd Ｄｍａコントローラ
US6781589B2 (en) * 2001-09-06 2004-08-24 Intel Corporation Apparatus and method for extracting and loading data to/from a buffer
US7818356B2 (en) * 2001-10-29 2010-10-19 Intel Corporation Bitstream buffer manipulation with a SIMD merge instruction
JP2003271551A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd マイクロコンピュータ、バス制御回路およびマイクロコンピュータにおけるデータアクセス方法
US7130933B2 (en) * 2002-07-24 2006-10-31 Intel Corporation Method, system, and program for handling input/output commands
US20040034858A1 (en) * 2002-08-14 2004-02-19 Kushlis Robert J. Programming a multi-threaded processor
KR100532416B1 (ko) * 2003-01-18 2005-11-30 삼성전자주식회사 다중 소스의 다중 채널로의 할당 방법 및 시스템
JP2004227501A (ja) * 2003-01-27 2004-08-12 Yamaha Corp データ転送制御装置および方法
US7120708B2 (en) * 2003-06-30 2006-10-10 Intel Corporation Readdressable virtual DMA control and status registers
US20050038946A1 (en) * 2003-08-12 2005-02-17 Tadpole Computer, Inc. System and method using a high speed interface in a system having co-processors
US7130947B2 (en) * 2004-04-29 2006-10-31 International Business Machines Corporation Method of arbitration which allows requestors from multiple frequency domains
JP4563829B2 (ja) * 2005-01-27 2010-10-13 富士通株式会社 ダイレクトメモリアクセス制御方法、ダイレクトメモリアクセス制御装置、情報処理システム、プログラム
US8205053B2 (en) 2005-08-16 2012-06-19 Nxp B.V. Method and system for accessing memory using an auxiliary memory
JP4908017B2 (ja) * 2006-02-28 2012-04-04 富士通株式会社 Ｄｍａデータ転送装置及びｄｍａデータ転送方法
US9218183B2 (en) * 2009-01-30 2015-12-22 Arm Finance Overseas Limited System and method for improving memory transfer
CN104035952B (zh) * 2013-03-08 2018-08-21 英特尔公司 硬件支持的存储临时拷贝
US9477558B2 (en) 2013-03-08 2016-10-25 Intel Corporation Hardware supported memory logging
DE102016203307A1 (de) * 2016-03-01 2017-09-07 Robert Bosch Gmbh Speicherdirektzugriffssteuereinrichtung für eine einen Arbeitsspeicher aufweisende Recheneinheit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789128A (en) * 1980-11-25 1982-06-03 Hitachi Ltd Controlling system for information interchange
US4722051A (en) * 1985-07-26 1988-01-26 Ncr Corporation Combined read/write cycle for a direct memory access controller
JPS63172359A (ja) * 1987-01-12 1988-07-16 Fujitsu Ltd 直接メモリアクセスシステム
DE3782335T2 (de) * 1987-04-22 1993-05-06 Ibm Speichersteuersystem.
US5018098A (en) * 1987-05-07 1991-05-21 Fujitsu Limited Data transfer controlling apparatus for direct memory access
JPH01258163A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd ダイレクトメモリアクセス制御装置
US4987529A (en) * 1988-08-11 1991-01-22 Ast Research, Inc. Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters
JP2606942B2 (ja) * 1990-02-22 1997-05-07 株式会社東芝 Ｄｍａコントローラ
US5299320A (en) * 1990-09-03 1994-03-29 Matsushita Electric Industrial Co., Ltd. Program control type vector processor for executing a vector pipeline operation for a series of vector data which is in accordance with a vector pipeline
US5333294A (en) * 1990-10-09 1994-07-26 Compaq Computer Corporation Configurable data width direct memory access device with a read address counter and a write address counter which increments the addresses based on the desired data transfer width
US5471639A (en) * 1990-10-24 1995-11-28 At&T Global Information Solutions Company Apparatus for arbitrating for a high speed direct memory access bus
JPH05173938A (ja) * 1991-10-08 1993-07-13 Fujitsu Ltd 間欠ｄｍａ制御方式
US5551054A (en) * 1991-11-19 1996-08-27 Adaptec, Inc. Page mode buffer controller for transferring Nb byte pages between a host and buffer memory without interruption except for refresh
US5553248A (en) * 1992-10-02 1996-09-03 Compaq Computer Corporation System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal
US5561821A (en) * 1993-10-29 1996-10-01 Advanced Micro Devices System for performing I/O access and memory access by driving address of DMA configuration registers and memory address stored therein respectively on local bus

Also Published As

Publication number Publication date
US5857114A (en) 1999-01-05
KR0160193B1 (ko) 1998-12-15
CN1082210C (zh) 2002-04-03
CN1162785A (zh) 1997-10-22
KR970049655A (ko) 1997-07-29

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