JPH02101560A - バスインタフェース装置 - Google Patents
バスインタフェース装置Info
- Publication number
- JPH02101560A JPH02101560A JP25617988A JP25617988A JPH02101560A JP H02101560 A JPH02101560 A JP H02101560A JP 25617988 A JP25617988 A JP 25617988A JP 25617988 A JP25617988 A JP 25617988A JP H02101560 A JPH02101560 A JP H02101560A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- response
- access right
- delayed response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 87
- 230000003111 delayed effect Effects 0.000 claims abstract description 42
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバスインタフェース装置に関する。
単一バス構成の計算機システムにおいては、中央処理装
置がバス上に存在するメモリな−ど装置にアクセスする
場合には、中央処理装置の要求によって、バスインタフ
ェース部がバス上の調停器にバスアクセス権を要求し、
バスアクセス権を得た後に、読み出し／書き込み要求を
だす。要求が書き込み要求である場合はデータアクセス
要求を出された装置からの正常／異常応答により、バス
アクセスが終了するものが一般的であるが、読み出しの
場合には以下のような２種類の方式が存在する。
置がバス上に存在するメモリな−ど装置にアクセスする
場合には、中央処理装置の要求によって、バスインタフ
ェース部がバス上の調停器にバスアクセス権を要求し、
バスアクセス権を得た後に、読み出し／書き込み要求を
だす。要求が書き込み要求である場合はデータアクセス
要求を出された装置からの正常／異常応答により、バス
アクセスが終了するものが一般的であるが、読み出しの
場合には以下のような２種類の方式が存在する。
■バスインタフェース部が読み出し要求を出した時点で
、一旦バスの使用権を放棄し、データ読み出し要求を出
された装置が、読み出しデータを用意できた時点で、バ
ス上の調停器にバスアクセス権を要求し、バスアクセス
権を得た後に、前記バスインタフェース部に読み出し応
答を出す。
、一旦バスの使用権を放棄し、データ読み出し要求を出
された装置が、読み出しデータを用意できた時点で、バ
ス上の調停器にバスアクセス権を要求し、バスアクセス
権を得た後に、前記バスインタフェース部に読み出し応
答を出す。
■バスインタフェース部が読み出し要求を出した時点か
ら、データ読み出し要求を出された装置が、データを用
意して、読み出し応答を出すまで、バスを専有している
。
ら、データ読み出し要求を出された装置が、データを用
意して、読み出し応答を出すまで、バスを専有している
。
■の方式はメモリの速度が遅かった時点でのミニコンピ
ユータ等に用いられたが、−度のメモリアクセスに対し
て、バス調停が２度行われるため、そのオーバヘッドが
大きく現在は用いられておらず、パーサ・モトローラ・
ヨーロッパ−バス（ＶＭＥ−バス）等では■の方式を採
用されている。
ユータ等に用いられたが、−度のメモリアクセスに対し
て、バス調停が２度行われるため、そのオーバヘッドが
大きく現在は用いられておらず、パーサ・モトローラ・
ヨーロッパ−バス（ＶＭＥ−バス）等では■の方式を採
用されている。
しかし、■の方式の場合、データバス上の低速の装置に
読み出しアクセスを行う場合、装置が応答するまで、ア
クセスを要求した装置が、バスを専有することになる。
読み出しアクセスを行う場合、装置が応答するまで、ア
クセスを要求した装置が、バスを専有することになる。
特に単一のデータバス上の装置を複数個の中央処理装置
が共有するようなマルチプロセッサの場合、一つの中央
処理装置がバスを専有する事はシステム全体のスループ
ットを下げるという欠点が存在しな。
が共有するようなマルチプロセッサの場合、一つの中央
処理装置がバスを専有する事はシステム全体のスループ
ットを下げるという欠点が存在しな。
これを避ける手段として、装置が充分高速に応答できな
い場合、異常終了を起こさせる手段も存在する。しかし
、この場合、中央処理装置にバスエラー割り込みを起こ
すため、割り込みの処理にデータアクセスと比べて１０
倍以上のオーバヘッドが生じる。
い場合、異常終了を起こさせる手段も存在する。しかし
、この場合、中央処理装置にバスエラー割り込みを起こ
すため、割り込みの処理にデータアクセスと比べて１０
倍以上のオーバヘッドが生じる。
本発明の目的はこの様な従来の欠点を除去せしめて、高
速な装置に対しては、従来のバスアクセスによって効率
よくデータアクセスを行い、低速のデータ装置に対して
は、一旦バスの使用権を放棄して、他の処理装置にデー
タバスを使用できるようにし、低速装置がデータを用意
することが可能になった時点で、読み出しを続行するこ
とにより、バスの使用効率を改善する様なバスインタフ
ェースを提供することにある。
速な装置に対しては、従来のバスアクセスによって効率
よくデータアクセスを行い、低速のデータ装置に対して
は、一旦バスの使用権を放棄して、他の処理装置にデー
タバスを使用できるようにし、低速装置がデータを用意
することが可能になった時点で、読み出しを続行するこ
とにより、バスの使用効率を改善する様なバスインタフ
ェースを提供することにある。
本発明のバスインタフェース装置は、
１）中央処理装置から出されるバスへのアクセス要求に
従ってバスのアクセス権を前記バス上の調停器に要求し
、前記調停器からの応答を基に前記バスのアクセス権を
獲得したことを示す信号を前記バスに出力し、更に後述
するバス・データ転送制御部の制御によりバスアクセス
権を放棄するバスアクセス権獲得制御部と、 ２）前記バスアクセス権獲得制御部からの応答を基に、
中央処理装置からのデータアクセス信号を前記バスに出
すとともに、データバス上の装置からの応答に基づいて
、データバス上からの応答が正常終了、並びに異常終了
の場合はその信号を中央処理装置に伝えるとともに、前
記バスアクセス権獲得制御部にバスアクセス権を放棄す
る様に伝達し、更に前記データバス上からの応答が遅延
応答待の場合は、前記バスアクセス権獲得制御部にアク
セス権を放棄させ、その後前記遅延応答を後述する遅延
応答検出部が検出した時点で、前記中央処理装置に応答
信号を返すバス・データ転送制御部と、 ３）前記データバス上に流れるアドレスと、データを監
視しており、遅延応答に対応するアドレスとデータが前
記データバスに流された時点で前記データを後述する遅
延応答データレジスタに格納するとともに、前記バス・
データ転送制御部に遅延応答検出を通知する遅延応答検
出部と、４）前記遅延応答に対応するデータを前記遅延
応答検出部の指示の元に格納するとともに、バス・デー
タ転送制御部の制御の元に、前記遅延応答のデータを中
央処理装置に転送する遅延応答データレジスタから構成
される。
従ってバスのアクセス権を前記バス上の調停器に要求し
、前記調停器からの応答を基に前記バスのアクセス権を
獲得したことを示す信号を前記バスに出力し、更に後述
するバス・データ転送制御部の制御によりバスアクセス
権を放棄するバスアクセス権獲得制御部と、 ２）前記バスアクセス権獲得制御部からの応答を基に、
中央処理装置からのデータアクセス信号を前記バスに出
すとともに、データバス上の装置からの応答に基づいて
、データバス上からの応答が正常終了、並びに異常終了
の場合はその信号を中央処理装置に伝えるとともに、前
記バスアクセス権獲得制御部にバスアクセス権を放棄す
る様に伝達し、更に前記データバス上からの応答が遅延
応答待の場合は、前記バスアクセス権獲得制御部にアク
セス権を放棄させ、その後前記遅延応答を後述する遅延
応答検出部が検出した時点で、前記中央処理装置に応答
信号を返すバス・データ転送制御部と、 ３）前記データバス上に流れるアドレスと、データを監
視しており、遅延応答に対応するアドレスとデータが前
記データバスに流された時点で前記データを後述する遅
延応答データレジスタに格納するとともに、前記バス・
データ転送制御部に遅延応答検出を通知する遅延応答検
出部と、４）前記遅延応答に対応するデータを前記遅延
応答検出部の指示の元に格納するとともに、バス・デー
タ転送制御部の制御の元に、前記遅延応答のデータを中
央処理装置に転送する遅延応答データレジスタから構成
される。
本発明では中央処理装置からのバス上の装置に対する書
き込み・読み出し要求に応じてバスアクセス権獲得制御
部が、データバスのアクセス権を要求し、アクセス権を
確保した後、書き込み／読み出し要求を前記データバス
上の装置に出す。データバス上の装置が正常／異常応答
を返した場合は、その応答に対応してバスアクセスを完
了させる。前記データバス上の装置が遅延応答待応答を
出した場合は、データの獲得に時間がかかることを意味
する。この場合はほとんどは重要で、一旦バスのアクセ
ス権を放棄する。その後、前記データバス上の装置が、
遅延応答を出した時点で、前記読み出しに対応するデー
タを前記データバスから獲得し、前記中央処理装置に転
送することにより、読み出し操作を完了させる。
き込み・読み出し要求に応じてバスアクセス権獲得制御
部が、データバスのアクセス権を要求し、アクセス権を
確保した後、書き込み／読み出し要求を前記データバス
上の装置に出す。データバス上の装置が正常／異常応答
を返した場合は、その応答に対応してバスアクセスを完
了させる。前記データバス上の装置が遅延応答待応答を
出した場合は、データの獲得に時間がかかることを意味
する。この場合はほとんどは重要で、一旦バスのアクセ
ス権を放棄する。その後、前記データバス上の装置が、
遅延応答を出した時点で、前記読み出しに対応するデー
タを前記データバスから獲得し、前記中央処理装置に転
送することにより、読み出し操作を完了させる。
本発明により、
１）低速装置からのデータを読み出す場合、低速装置か
らの遅延応答待応答に応じて、一旦バスの使用権を放棄
するため、低速装置がデータを供給できるまで、他のバ
ス上の装置がバスを使用することが可能になり、システ
ムのスルーブツトが向上する。
らの遅延応答待応答に応じて、一旦バスの使用権を放棄
するため、低速装置がデータを供給できるまで、他のバ
ス上の装置がバスを使用することが可能になり、システ
ムのスルーブツトが向上する。
２）バスの使用権の放棄の際に、バスエラー割り込みな
どを起こさないので、割り込み処理によるオーバヘッド
を伴わない。
どを起こさないので、割り込み処理によるオーバヘッド
を伴わない。
３）１〉の機能を実現するに当たって高速な装置に対す
るデータアクセスには、−切余分な操作を必要としない
。
るデータアクセスには、−切余分な操作を必要としない
。
等のような効果が得られる。
次に第１図を用いて本発明の実施例について説明する。
第１図は本発明の一実施例を説明するブロック図である
。
。
第１図のバスインタフェース装置１は、バスアクセス権
獲得制御部２と、バス・データ転送制御部３と、遅延応
答検出部４と、遅延応答データレジスタ５から構成され
、データ転送バス９および中央処理装置と接続されてい
る。また、遅延応答検出部４はアドレスバッファ６と接
続されており、遅延応答データレジスタ５はデータバッ
ファ７に接続されている。またバスインタフェース１は
データ転送バス９を介して、調停器１２．メモリ等の高
速装置１３並びに低速装置１４と接続されている。
獲得制御部２と、バス・データ転送制御部３と、遅延応
答検出部４と、遅延応答データレジスタ５から構成され
、データ転送バス９および中央処理装置と接続されてい
る。また、遅延応答検出部４はアドレスバッファ６と接
続されており、遅延応答データレジスタ５はデータバッ
ファ７に接続されている。またバスインタフェース１は
データ転送バス９を介して、調停器１２．メモリ等の高
速装置１３並びに低速装置１４と接続されている。
第１図において、中央処理装置８がデータ転送バス９上
の主記憶などの高速装置１３や、低速装置１４にアクセ
スしようとする場合、バスアクセス権獲得制御部２にア
クセス要求が出される。バスアクセス権獲得制御部２は
データ転送バス９を介して調停器１２にバスアクセス権
を要求する。
の主記憶などの高速装置１３や、低速装置１４にアクセ
スしようとする場合、バスアクセス権獲得制御部２にア
クセス要求が出される。バスアクセス権獲得制御部２は
データ転送バス９を介して調停器１２にバスアクセス権
を要求する。
調停器１２からアクセス許可がバスアクセス権獲得制御
部２に送られて来るとバスアクセス権獲得制御部２はバ
スデータ転送制御部３に通知する。
部２に送られて来るとバスアクセス権獲得制御部２はバ
スデータ転送制御部３に通知する。
中央処理装置８はバスデータ転送制御部３の制御の基に
アドレス情報がアドレスバッファ６を介してデータ転送
バス９に出力する。書き込みアクセスの場合には、さら
にデータ情報がデータレジスタ７を介してデータ転送バ
ス９に出力する。
アドレス情報がアドレスバッファ６を介してデータ転送
バス９に出力する。書き込みアクセスの場合には、さら
にデータ情報がデータレジスタ７を介してデータ転送バ
ス９に出力する。
以後の処理はデータのアクセスの種類並びに、アクセス
の対象となる装置の応答速度により以下のように処理が
分類される。
の対象となる装置の応答速度により以下のように処理が
分類される。
ａ）処理が書き込み操作の場合
装置の速度に関わらず、装置がデータ情報を受は取った
時点で、高速装置１３或は低速装置１４が正常或は異常
終了応答をバスアクセス権獲得制御部２に返す。バスア
クセス権獲得制御部２は正常・異常終了を受は取ると、
バス・データ転送制御部３にバスアクセス権を放棄させ
ると共に、正常・異常終了の結果を中央処理装置８に知
られる。
時点で、高速装置１３或は低速装置１４が正常或は異常
終了応答をバスアクセス権獲得制御部２に返す。バスア
クセス権獲得制御部２は正常・異常終了を受は取ると、
バス・データ転送制御部３にバスアクセス権を放棄させ
ると共に、正常・異常終了の結果を中央処理装置８に知
られる。
ｂ）処理が読み出し操作の場合
ｉ）装置が高速な場合
書き込み操作と同様に、高速装置１３がデータを用意す
ることが可能になるまで、バスインタフェース装置１が
バスアクセス権を保有し、データが用意できた、（或は
異常が発生した）時点で正常或は異常終了応答をバスア
クセス権獲得制御部２に返す、バスアクセス権獲得制御
部２は正常・異常終了を受は取ると、バス・データ転送
制御部３にバスアクセス権を放棄させると共に、正常・
異常終了の結果を中央処理装置８に知らせる。
ることが可能になるまで、バスインタフェース装置１が
バスアクセス権を保有し、データが用意できた、（或は
異常が発生した）時点で正常或は異常終了応答をバスア
クセス権獲得制御部２に返す、バスアクセス権獲得制御
部２は正常・異常終了を受は取ると、バス・データ転送
制御部３にバスアクセス権を放棄させると共に、正常・
異常終了の結果を中央処理装置８に知らせる。
ｉｉ）装置が低速な場合
低速装置１４は読み出し要求を受けた時点で、遅延応答
待応答を返す。バスアクセス権獲得制御部２は遅延応答
待応答を受けた時点でバス・データ転送制御部３にバス
の専有権を放棄させる。この時点でバス上の他の装置が
高速装置１３等にアクセスする事が可能となる。
待応答を返す。バスアクセス権獲得制御部２は遅延応答
待応答を受けた時点でバス・データ転送制御部３にバス
の専有権を放棄させる。この時点でバス上の他の装置が
高速装置１３等にアクセスする事が可能となる。
低速装置１４上でデータが用意できた時点で、低速装置
１４は調停器１２にバスアクセス権を要求し、調停器１
２からアクセス権を得た時点で遅延応答であることを示
す情報をデータ転送バス９のアドレス部に流し、読み出
しデータをデータ転送バス９のデータ部に流す。
１４は調停器１２にバスアクセス権を要求し、調停器１
２からアクセス権を得た時点で遅延応答であることを示
す情報をデータ転送バス９のアドレス部に流し、読み出
しデータをデータ転送バス９のデータ部に流す。
遅延応答検出部４は、データ転送バス９上のアドレス情
報から、遅延応答であることを検出すると、読み出しデ
ータを遅延応答レジスタ５に取り込むと共に、中央処理
装置８へ読み出し完了を示し、更に遅延応答レジスタ５
から中央処理袋Ｗ８に読み出しデータを転送することに
より、読み出し操作が完了する。
報から、遅延応答であることを検出すると、読み出しデ
ータを遅延応答レジスタ５に取り込むと共に、中央処理
装置８へ読み出し完了を示し、更に遅延応答レジスタ５
から中央処理袋Ｗ８に読み出しデータを転送することに
より、読み出し操作が完了する。
以上詳述したように本発明では、中央処理装置からのバ
ス上の装置に対する書き込み・読み出し要求に応じてバ
スアクセス権獲得制御部が、データバスのアクセス権を
要求し、アクセス権を確保した後、書き込み／読み出し
要求を前記データバス上の装置に出す、データバス上の
装置が正常／異常応答を返した場合は、その応答に対応
してバスアクセスを完了させる。前記データバス上の装
置が遅延応答待応答を出した場合は、データの獲得に時
間がかかることを意味する。この場合はほとんど重要で
は、一旦バスのアクスセ権を放棄する。その後、前記デ
ータバス上の装置が、遅延応答を出した時点で、前記読
み出しに対応するデータを前記データバスから獲得し、
前記中央処理装置に転送することにより、読み出し操作
を完了させる。
ス上の装置に対する書き込み・読み出し要求に応じてバ
スアクセス権獲得制御部が、データバスのアクセス権を
要求し、アクセス権を確保した後、書き込み／読み出し
要求を前記データバス上の装置に出す、データバス上の
装置が正常／異常応答を返した場合は、その応答に対応
してバスアクセスを完了させる。前記データバス上の装
置が遅延応答待応答を出した場合は、データの獲得に時
間がかかることを意味する。この場合はほとんど重要で
は、一旦バスのアクスセ権を放棄する。その後、前記デ
ータバス上の装置が、遅延応答を出した時点で、前記読
み出しに対応するデータを前記データバスから獲得し、
前記中央処理装置に転送することにより、読み出し操作
を完了させる。
本発明により、
１）低速装置からのデータを読み出す場合、低速装置か
らの遅延応答待応答に応じて、一旦バスの使用権を放棄
するため、低速装置がデータを供給できるまで、他のバ
ス上の装置がバスを使用することが可能になり、システ
ムのスルーブツトが向上する。
らの遅延応答待応答に応じて、一旦バスの使用権を放棄
するため、低速装置がデータを供給できるまで、他のバ
ス上の装置がバスを使用することが可能になり、システ
ムのスルーブツトが向上する。
２）バスの使用権の放棄の際に、バスエラー割り込みな
どを起こさないので、割り込み処理によるオーバヘッド
を伴わない。
どを起こさないので、割り込み処理によるオーバヘッド
を伴わない。
３〉１）の機能を実現するに当なって高速な装置に対す
るデータアクセスには、−切余分な操作を必要としない
。
るデータアクセスには、−切余分な操作を必要としない
。
等のような効果が得られる。
第１図は本発明の一実施例を説明するブロック図である
。 １・・・バス・インタフェース、２・・・バスアクセス
権獲得制御部、３・・・バス・データ転送制御部、４・
・・遅延応答検出部、５・・・遅延応答データレジスタ
、６・・・アドレスバッファ、７・・・データバッファ
、８・・・中央処理装置、９・・・データ転送バス、１
２・・・調停器、１３・・・高速装置、１４・・・低速
装置。
。 １・・・バス・インタフェース、２・・・バスアクセス
権獲得制御部、３・・・バス・データ転送制御部、４・
・・遅延応答検出部、５・・・遅延応答データレジスタ
、６・・・アドレスバッファ、７・・・データバッファ
、８・・・中央処理装置、９・・・データ転送バス、１
２・・・調停器、１３・・・高速装置、１４・・・低速
装置。
Claims (1)
- 【特許請求の範囲】 データ転送用のバスと、前記単一データバスを介して前
記主記憶に対してデータの読み出し／書き込み並びにリ
ードモディファイライト操作を行なう中央処理装置に接
続されており、 前記ＣＰＵから出されるバスへのアクセス要求に従って
バスのアクセス権を前記データバス上の調停器に要求し
、前記調停器からの応答を元にデータバスのアクセス権
を獲得したことを示す信号をデータバスに出力し、更に
後述するバス・データ転送制御部の制御の元に、バスア
クセス権を放棄するバスアクセス権獲得制御部と、 前記バスアクセス権獲得制御部からの応答を元に、中央
処理装置からのデータアクセス信号をデータバスに出す
とともに、データバス上の装置からの応答に基づいて、
データバス上からの応答が正常終了、並びに以上終了の
場合はその信号を中央処理装置に伝えるとともに、前記
バスアクセス権獲得制御部にバスアクセス権を放棄する
様に伝達し、更に前記データバス上からの応答が遅延応
答待の場合は、前記バスアクセス権獲得制御部にアクセ
ス権を放棄させ、その後前記遅延応答を後述する遅延応
答検出部が検出した時点で、前記中央処理装置に応答信
号を返すバス・データ転送制御部と、 前記データバス上に流されるアドレスと、データを監視
しており、遅延応答に対応するアドレスとデータが前記
データバスに流された時点で前記データを後述する遅延
応答データレジスタに格納するとともに、前記バス・デ
ータ転送制御部に遅延応答検出を通知する遅延応答検出
部と、 前記遅延応答に対応するデータを前記遅延応答検出部の
指示の元に格納するとともに、バス・データ転送制御部
の制御の元に、前記遅延応答のデータを中央処理装置に
転送する遅延応答データレジスタからなり、 前記中央処理装置からの前記バス上の装置に対する書き
込み・読み出し要求に応じて、前記データバスのアクセ
ス権を要求し、アクセス権を確保した後、書き込み／読
み出し要求を前記データバス上の装置に出し、前記デー
タバス上の装置が正常／異常応答を返した場合は、その
前記応答に対応してバスアクセスを完了させ、前記デー
タバス上の装置が遅延応答待応答を出した場合、一旦バ
スのアクセス権を放棄し、その後、前記データバス上の
装置が、遅延応答を出した時点で、前記読み出しに対応
するデータを前記データバスから獲得し、前記中央処理
装置に転送することにより、読み出し操作を完了させる
バスインターフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25617988A JPH02101560A (ja) | 1988-10-11 | 1988-10-11 | バスインタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25617988A JPH02101560A (ja) | 1988-10-11 | 1988-10-11 | バスインタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101560A true JPH02101560A (ja) | 1990-04-13 |
Family
ID=17289008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25617988A Pending JPH02101560A (ja) | 1988-10-11 | 1988-10-11 | バスインタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671761B2 (en) | 2000-08-11 | 2003-12-30 | Samsung Electronics Co., Ltd. | Bus system |
| US6782439B2 (en) | 2000-07-21 | 2004-08-24 | Samsung Electronics Co., Ltd. | Bus system and execution scheduling method for access commands thereof |
| JP2007183692A (ja) * | 2005-12-29 | 2007-07-19 | Fujitsu Ltd | データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077254A (ja) * | 1983-10-04 | 1985-05-01 | Fujitsu Ltd | 共通バス制御方式 |
| JPS61267850A (ja) * | 1985-05-17 | 1986-11-27 | Panafacom Ltd | 共通バス制御方式 |
| JPS6373453A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 共通バス制御方式 |
-
1988
- 1988-10-11 JP JP25617988A patent/JPH02101560A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077254A (ja) * | 1983-10-04 | 1985-05-01 | Fujitsu Ltd | 共通バス制御方式 |
| JPS61267850A (ja) * | 1985-05-17 | 1986-11-27 | Panafacom Ltd | 共通バス制御方式 |
| JPS6373453A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 共通バス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6782439B2 (en) | 2000-07-21 | 2004-08-24 | Samsung Electronics Co., Ltd. | Bus system and execution scheduling method for access commands thereof |
| KR100708096B1 (ko) * | 2000-07-21 | 2007-04-16 | 삼성전자주식회사 | 버스 시스템 및 그 실행 순서 조정방법 |
| US6671761B2 (en) | 2000-08-11 | 2003-12-30 | Samsung Electronics Co., Ltd. | Bus system |
| JP2007183692A (ja) * | 2005-12-29 | 2007-07-19 | Fujitsu Ltd | データ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5611058A (en) | System and method for transferring information between multiple buses | |
| EP0559408B1 (en) | A method and apparatus for performing bus arbitration using an arbiter in a data processing system | |
| US5887194A (en) | Locking protocol for peripheral component interconnect utilizing master device maintaining assertion of lock signal after relinquishing control of bus such that slave device remains locked | |
| US6490642B1 (en) | Locked read/write on separate address/data bus using write barrier | |
| US5592631A (en) | Bus transaction reordering using side-band information signals | |
| US5590299A (en) | Multiprocessor system bus protocol for optimized accessing of interleaved storage modules | |
| US5949981A (en) | Deadlock avoidance in a bridge between a split transaction bus and a single envelope bus | |
| US6425037B1 (en) | Information processing system, bus arbiter, and bus controlling method | |
| US6397279B1 (en) | Smart retry system that reduces wasted bus transactions associated with master retries | |
| US6567881B1 (en) | Method and apparatus for bridging a digital signal processor to a PCI bus | |
| US6212589B1 (en) | System resource arbitration mechanism for a host bridge | |
| US5968144A (en) | System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information | |
| US6442632B1 (en) | System resource arbitration mechanism for a host bridge | |
| US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system | |
| US6502150B1 (en) | Method and apparatus for resource sharing in a multi-processor system | |
| US5708783A (en) | Data bus arbiter for pipelined transactions on a split bus | |
| JPH02101560A (ja) | バスインタフェース装置 | |
| EP0507954B1 (en) | Device for controlling bus | |
| KR100451789B1 (ko) | 자원 공유를 위한 프로세서 중재장치 및 중재방법 | |
| JP3211264B2 (ja) | 外部バス制御方式 | |
| JP3365419B2 (ja) | バス調停方法 | |
| JPS6160162A (ja) | バス調停方式 | |
| JPS6145348A (ja) | バス優先権制御方式 | |
| JP3866873B2 (ja) | 情報処理装置 | |
| JPH08339345A (ja) | 情報処理システム |