JPS6145348A - バス優先権制御方式 - Google Patents
バス優先権制御方式Info
- Publication number
- JPS6145348A JPS6145348A JP16709484A JP16709484A JPS6145348A JP S6145348 A JPS6145348 A JP S6145348A JP 16709484 A JP16709484 A JP 16709484A JP 16709484 A JP16709484 A JP 16709484A JP S6145348 A JPS6145348 A JP S6145348A
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- JP
- Japan
- Prior art keywords
- bus
- priority
- line
- arbiter
- control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサ等により共有されるシステ
ムバスを使用する情報処理システムにおける高速のバス
優先権制御方式に関する。
ムバスを使用する情報処理システムにおける高速のバス
優先権制御方式に関する。
第、2図はシステムバスを使用する情報処理システムの
一般的な構成例を示したものである。図において、21
はシステムバス、22および23はそれぞれ中央処理装
置のCPU#0およびCPtJ#1.24は記憶制御装
置のMAC125は記憶装置のMSU、26および27
はそれぞれチャネル装置のCH#0およびCH#nを表
わして4いる。
一般的な構成例を示したものである。図において、21
はシステムバス、22および23はそれぞれ中央処理装
置のCPU#0およびCPtJ#1.24は記憶制御装
置のMAC125は記憶装置のMSU、26および27
はそれぞれチャネル装置のCH#0およびCH#nを表
わして4いる。
この例では、バスアービタが各CPU内に設けられてい
るものとする。
るものとする。
システムバス21の使用権はバスマスタとなる装置のう
ち1つの装置にのみ与えられる。複数の装置からのバス
使用要求が競合している場合には、優先権制御が行なわ
れ、最上位の装置にバス使用権が渡される。このような
優先権制御は、たとえば各CPUに設けられているバス
アービタを用いて行なわれる。
ち1つの装置にのみ与えられる。複数の装置からのバス
使用要求が競合している場合には、優先権制御が行なわ
れ、最上位の装置にバス使用権が渡される。このような
優先権制御は、たとえば各CPUに設けられているバス
アービタを用いて行なわれる。
第3図は、バスアービタをそなえたC P (Jの内部
構成を示したものである。図において、21はシステム
バス、22はCPU#0.31は演算装置、32はバッ
ファ、33はバッファ制御装置、34はバスアービタ、
35はシステムバス制御装置、36は他装置からのバス
要求を示す他BRQ線、37は自装置からのバス要求を
示す自BRQ線、38はアドレス線、39はデータ線を
表わしている。
構成を示したものである。図において、21はシステム
バス、22はCPU#0.31は演算装置、32はバッ
ファ、33はバッファ制御装置、34はバスアービタ、
35はシステムバス制御装置、36は他装置からのバス
要求を示す他BRQ線、37は自装置からのバス要求を
示す自BRQ線、38はアドレス線、39はデータ線を
表わしている。
LOAD命令の実行を例にとり、第4図のタイムチャー
トにしたがって動作を説明すると、演算装置31におけ
る演算処理に必要なデータのロードが、LOAD命令に
より要求されると、まずバッファ32が探索される。バ
ッファ32内に目的のアドレスのデータを見出すことが
できなかった場合、バッファ制御装置33はバッファミ
スフラグを立て、MSU25からデータをフY−ツチす
る必要があることを示す信号BSMSを、バスアービタ
34に送る。
トにしたがって動作を説明すると、演算装置31におけ
る演算処理に必要なデータのロードが、LOAD命令に
より要求されると、まずバッファ32が探索される。バ
ッファ32内に目的のアドレスのデータを見出すことが
できなかった場合、バッファ制御装置33はバッファミ
スフラグを立て、MSU25からデータをフY−ツチす
る必要があることを示す信号BSMSを、バスアービタ
34に送る。
バスアービタ34は、信号)33MSに応答して、自B
RQ線37上の信号BRQをONにして他装置にバス要
求を通知し、同時に他BRQ線36による他装置からの
バス要求の有無および自装置の優先レベルに基づいて、
バス優先権を判定し、その結果バス使用権を獲得できた
とき、システムバス制御装置35に制御を渡し、MAC
24に対してMSU25をREADアクセスするための
コマンドを送る。そしてこの間、図示のように3サイク
ルが費やされる。
RQ線37上の信号BRQをONにして他装置にバス要
求を通知し、同時に他BRQ線36による他装置からの
バス要求の有無および自装置の優先レベルに基づいて、
バス優先権を判定し、その結果バス使用権を獲得できた
とき、システムバス制御装置35に制御を渡し、MAC
24に対してMSU25をREADアクセスするための
コマンドを送る。そしてこの間、図示のように3サイク
ルが費やされる。
上記したように、従来方式ではバス使用権を確立するた
めの制御に基づくオーバーヘッドが比較的大きいため、
システムバスの使用頻度が高くなる程、システムの効率
を低下させる原因となっていた。
めの制御に基づくオーバーヘッドが比較的大きいため、
システムバスの使用頻度が高くなる程、システムの効率
を低下させる原因となっていた。
従来方式は、バス使用が必要となる原因が確定してから
、バス要求信号(BRQ)を出し、バス使用の優先権を
決定する制御を行なっていた。ところで、バス使用が必
要となる原因の確定をまたずに、バス使用の可能性が生
じた段階、たとえば前述した例では、LOAD命令が発
行されたことによって、MSUからシステムバスを使用
してデータフヱソチを行なう可能性のある、゛、とがわ
かった段階でバス使用権の優先決定制御を開始すること
ができれば、バス使用の際のオーバーヘッド時間を短縮
することが可能となる。しか17その反面、その後バス
使用が不必要であることが確定した場合には、先に行な
った優先決定制御が無駄になるばかりか、他装置がバス
要求を行なっていた場合、そのバス使用を遅らせること
にもなる。
、バス要求信号(BRQ)を出し、バス使用の優先権を
決定する制御を行なっていた。ところで、バス使用が必
要となる原因の確定をまたずに、バス使用の可能性が生
じた段階、たとえば前述した例では、LOAD命令が発
行されたことによって、MSUからシステムバスを使用
してデータフヱソチを行なう可能性のある、゛、とがわ
かった段階でバス使用権の優先決定制御を開始すること
ができれば、バス使用の際のオーバーヘッド時間を短縮
することが可能となる。しか17その反面、その後バス
使用が不必要であることが確定した場合には、先に行な
った優先決定制御が無駄になるばかりか、他装置がバス
要求を行なっていた場合、そのバス使用を遅らせること
にもなる。
本発明は、このためバス要求信号(B RQ)とは別に
それよりも優先レベルが低いダミーバス要求信号(DB
RQ信号と表わす)を設け、バス使用の可能性が生じた
時点でこのダミーバス要求信号(D B RQ)をON
にしてバス使用権の優先決定制御を開始させ、他装置か
らのバス要求信号(BRQ)がないことを条件にバス使
用権を獲得させるようにするものである。これは一種の
予約と見ることもできる。これにより、その後バス不使
用であることが確定し、いったん獲得したバス使用権を
放棄することになっても、他装置への影響を極めて小さ
くすることができる。
それよりも優先レベルが低いダミーバス要求信号(DB
RQ信号と表わす)を設け、バス使用の可能性が生じた
時点でこのダミーバス要求信号(D B RQ)をON
にしてバス使用権の優先決定制御を開始させ、他装置か
らのバス要求信号(BRQ)がないことを条件にバス使
用権を獲得させるようにするものである。これは一種の
予約と見ることもできる。これにより、その後バス不使
用であることが確定し、いったん獲得したバス使用権を
放棄することになっても、他装置への影響を極めて小さ
くすることができる。
そしてそれによる本発明の構成は、バスアービタを存す
る複数の装置により共有されるシステムバスをそなえた
情報処理システムにおいて、上記各装置のバスアービタ
は、システムバス使用の可能性を含む処理の実行を検出
する手段をそなえ、該処理が検出されたとき、バス要求
よりも優先レベルの低いダミーのバス要求を行なって直
ちにシステムバス使用権を獲得するための優先権を決定
する制御を開始することを特徴としている。
る複数の装置により共有されるシステムバスをそなえた
情報処理システムにおいて、上記各装置のバスアービタ
は、システムバス使用の可能性を含む処理の実行を検出
する手段をそなえ、該処理が検出されたとき、バス要求
よりも優先レベルの低いダミーのバス要求を行なって直
ちにシステムバス使用権を獲得するための優先権を決定
する制御を開始することを特徴としている。
以下に本発明の詳細を実施例にしたがって説明する。
第1図は、本発明の1実施例の構成図であり、第2図お
よび第3図に示した従来例を改良したものである0図に
おいて、1は演算装置、2はバッファ、3はバッファ制
御装置、4はバスアービタ、5はシステムバス制御装置
、6は他装置からのバス要求を示す他BRQ線、7は自
装置のバス要求を示す自BRQ線、8はアドレス線、9
はデータ線、10はバッファミスフラグ状態を通知する
83MS線、11はLOAD/5TORのアクセス発生
を通知するLOAD/5TOR線、12は他装置からの
ダミーバス要求を示す他DBRQ線、13は自装置のダ
ミーバス要求を示す自DBRQ線である。また21およ
び22はそれぞれ第2図のシステムバスおよびCPU#
Oに対応しており、他のCPUもCPU#Oと同様な構
成をもっているものとする。
よび第3図に示した従来例を改良したものである0図に
おいて、1は演算装置、2はバッファ、3はバッファ制
御装置、4はバスアービタ、5はシステムバス制御装置
、6は他装置からのバス要求を示す他BRQ線、7は自
装置のバス要求を示す自BRQ線、8はアドレス線、9
はデータ線、10はバッファミスフラグ状態を通知する
83MS線、11はLOAD/5TORのアクセス発生
を通知するLOAD/5TOR線、12は他装置からの
ダミーバス要求を示す他DBRQ線、13は自装置のダ
ミーバス要求を示す自DBRQ線である。また21およ
び22はそれぞれ第2図のシステムバスおよびCPU#
Oに対応しており、他のCPUもCPU#Oと同様な構
成をもっているものとする。
第5図は、第1図におけるバスアービタ4の制御機能を
示すフロー図であり、第6図は本実施例の動作を説明す
るためのタイムチャートである。
示すフロー図であり、第6図は本実施例の動作を説明す
るためのタイムチャートである。
以下第1図、第5図、第6図をそれぞれ参照して本実施
例を説明する。
例を説明する。
たとえばLOAD命令が発行された場合、バッファ制御
装置3は、LOAD/5TOR線11のLOAD/5T
OR信号をONにし、それからバッファ2内の探索を行
なう。
装置3は、LOAD/5TOR線11のLOAD/5T
OR信号をONにし、それからバッファ2内の探索を行
なう。
バスアービタ4は、第5図に示すように、■でLOAD
/5TOR信号のONを検出すると、■で直ちにダミー
バス要求信号DBRQをONにする。続いて■で他BR
Q線6を調べ、他装置のいずれもがBRQをONにして
いなければ、■でさらに他DBRQ線12を調べ、他装
置のいずれもDBRQをONにしていなければ、■で□
パス使用権を獲得し、次に■で83MS線を監視し、ア
クセスデータがバッファ中にないことを示すバッファミ
スフラグBSMSがONとなるのを待つ。BSMSがO
Nとなれば、■でシステムバス制御装置5を介して記憶
制御装置のMAC24(第2図参照)にデータフェッチ
のためのコマンドを送り、データ転送を実行させる。
/5TOR信号のONを検出すると、■で直ちにダミー
バス要求信号DBRQをONにする。続いて■で他BR
Q線6を調べ、他装置のいずれもがBRQをONにして
いなければ、■でさらに他DBRQ線12を調べ、他装
置のいずれもDBRQをONにしていなければ、■で□
パス使用権を獲得し、次に■で83MS線を監視し、ア
クセスデータがバッファ中にないことを示すバッファミ
スフラグBSMSがONとなるのを待つ。BSMSがO
Nとなれば、■でシステムバス制御装置5を介して記憶
制御装置のMAC24(第2図参照)にデータフェッチ
のためのコマンドを送り、データ転送を実行させる。
しかし、■でBSMSが一定時間内にONにならなけれ
ば、システムバスの不使用が確定したものとして■でバ
ス使用権を放棄する。
ば、システムバスの不使用が確定したものとして■でバ
ス使用権を放棄する。
また■で他装置からのDBRQにONが検出された場合
には、■の優先権決定(後述)を行ない、[相]で自装
置の優先レベルが上位であれば■でバス使用権を獲得す
る。他方、自装置の優先レベルが下位であれば■のBS
MS=ONの待ち状態となる。
には、■の優先権決定(後述)を行ない、[相]で自装
置の優先レベルが上位であれば■でバス使用権を獲得す
る。他方、自装置の優先レベルが下位であれば■のBS
MS=ONの待ち状態となる。
さらに、■で他装置からのBRQにONが検出された場
合には、■でBSMSがONになるのを待ち、BSMS
がONになったとき@で自BRQをONにし、それから
◎の優先権決定を行なう。
合には、■でBSMSがONになるのを待ち、BSMS
がONになったとき@で自BRQをONにし、それから
◎の優先権決定を行なう。
[相]で自装置の優先権が得られたならば[相]でノ〈
ス使用権を獲得し、■のコマンドを発行する。
ス使用権を獲得し、■のコマンドを発行する。
なお、上記■および@における優先権決定は、バスマス
クとなることのできる装W(CPU)がn個あり、それ
ぞれにn個の優先レベルのうちの1つが割当てられてい
て、かつ自装置のイ憂先レベルがm (1<m<n)で
あるとすると、各装置のBRQおよびDBRQi (
i=l、 ・・・、m、 ・・・。
クとなることのできる装W(CPU)がn個あり、それ
ぞれにn個の優先レベルのうちの1つが割当てられてい
て、かつ自装置のイ憂先レベルがm (1<m<n)で
あるとすると、各装置のBRQおよびDBRQi (
i=l、 ・・・、m、 ・・・。
n)の間に、たとえば次のような優先関係を設定して論
理的に行なうことができる。
理的に行なうことができる。
BRQO〜(m−1)>BRQm>BRQ (m+ 1
) 〜n>DBRQO〜(m−1)>DBRQm>DB
RQ (m+ l) 〜n この結果、第6図に示すように、自装置のDBRQより
も優先レベルが上位のBRQおよびDBRQが存在しな
い場合に、BRQを発信する手続きが省略できるため、
第4図の従来例の場合にくらべて1サイクル短い2サイ
クルで動作を行なうことができる。なお、本発明はLO
AD/5TORの実行においてシステムバスを獲得する
場合を実施例として説明されたが、システムバス使用の
可能性を直前に検出できる任意の場合に本発明が適用で
きることは明らかである。
) 〜n>DBRQO〜(m−1)>DBRQm>DB
RQ (m+ l) 〜n この結果、第6図に示すように、自装置のDBRQより
も優先レベルが上位のBRQおよびDBRQが存在しな
い場合に、BRQを発信する手続きが省略できるため、
第4図の従来例の場合にくらべて1サイクル短い2サイ
クルで動作を行なうことができる。なお、本発明はLO
AD/5TORの実行においてシステムバスを獲得する
場合を実施例として説明されたが、システムバス使用の
可能性を直前に検出できる任意の場合に本発明が適用で
きることは明らかである。
以上のように本発明によれば、バス使用+1!41得の
ための優先権決定制御を従来方式よりも早期に開始でき
るため、データ転送に要する時間を短縮でき、さらにシ
ステムバスの利用効率を改善することができる。
ための優先権決定制御を従来方式よりも早期に開始でき
るため、データ転送に要する時間を短縮でき、さらにシ
ステムバスの利用効率を改善することができる。
第1図は本発明の1実施例の構成図、第2図はシステム
バスを有する従来システムの構成図、第3図は第2図に
おけるCPUの内部構成図、第4図は第3図の構成にお
けるタイムチャート、第5図は本発明実施例のフロー図
、第6図はそのタイムチャートである。 図中、1は演算装置、2はバッファ、3はバッファ制御
装置、4はバスアービタ、5はシステムバス制御装置、
6は他BRQ線、7は自BRQ線、8はアドレス線、9
はデータ線、10はFS 3MS線、11はLOAD/
5TOR線、12は他DBRQ線、13は自DBRQ線
を示す。
バスを有する従来システムの構成図、第3図は第2図に
おけるCPUの内部構成図、第4図は第3図の構成にお
けるタイムチャート、第5図は本発明実施例のフロー図
、第6図はそのタイムチャートである。 図中、1は演算装置、2はバッファ、3はバッファ制御
装置、4はバスアービタ、5はシステムバス制御装置、
6は他BRQ線、7は自BRQ線、8はアドレス線、9
はデータ線、10はFS 3MS線、11はLOAD/
5TOR線、12は他DBRQ線、13は自DBRQ線
を示す。
Claims (1)
- バスアービタを有する複数の装置により共有されるシス
テムバスをそなえた情報処理システムにおいて、上記各
装置のバスアービタは、システムバス使用の可能性を含
む処理の実行を検出する手段をそなえ、該処理が検出さ
れたとき、バス要求よりも優先レベルの低いダミーのバ
ス要求を行なって直ちにシステムバス使用権を獲得する
ための優先権を決定する制御を開始することを特徴とす
るバス優先権制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167094A JPH0666060B2 (ja) | 1984-08-09 | 1984-08-09 | バス優先権制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167094A JPH0666060B2 (ja) | 1984-08-09 | 1984-08-09 | バス優先権制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6145348A true JPS6145348A (ja) | 1986-03-05 |
JPH0666060B2 JPH0666060B2 (ja) | 1994-08-24 |
Family
ID=15843307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59167094A Expired - Fee Related JPH0666060B2 (ja) | 1984-08-09 | 1984-08-09 | バス優先権制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0666060B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63182765A (ja) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
JPH02153452A (ja) * | 1988-12-06 | 1990-06-13 | Yokogawa Electric Corp | バス・マスタ |
JPH0418656A (ja) * | 1990-05-11 | 1992-01-22 | Hitachi Ltd | バス権制御方式およびバスシステム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
JPS5855436A (ja) * | 1981-09-26 | 1983-04-01 | Nissan Chem Ind Ltd | ハロゲン化アルキルの精製法 |
-
1984
- 1984-08-09 JP JP59167094A patent/JPH0666060B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
JPS5855436A (ja) * | 1981-09-26 | 1983-04-01 | Nissan Chem Ind Ltd | ハロゲン化アルキルの精製法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63182765A (ja) * | 1987-01-23 | 1988-07-28 | Fujitsu Ltd | ダイレクトメモリアクセス制御方式 |
JPH02153452A (ja) * | 1988-12-06 | 1990-06-13 | Yokogawa Electric Corp | バス・マスタ |
JPH0418656A (ja) * | 1990-05-11 | 1992-01-22 | Hitachi Ltd | バス権制御方式およびバスシステム |
Also Published As
Publication number | Publication date |
---|---|
JPH0666060B2 (ja) | 1994-08-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |