JP3365419B2 - バス調停方法 - Google Patents
バス調停方法Info
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- bus
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- common bus
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムのマルチバスの調停方法に関するものである。 【０００２】 【従来の技術】図２に示すような共通バス（マルチバ
ス）を介して複数のＣＰＵが接続されているシステムに
おいて、ＣＰＵ１が他のＣＰＵ２のメモリ（ＲＡＭ）８
をアクセスする場合は次のような処理となる。 ＣＰＵ１は、バスントローラ９を介して共通バスコン
トローラ２３に共通バス２４の獲得要求信号２１を発す
る。 共通バスコントローラ２３は、共通バス２４を介し
て、バスコントローラ９にアクノリッジ信号１３を発す
る。 バスコントローラ９は、このアクノリッジ信号１３を
受けバッファ１１をイネーブルし、ＣＰＵ１に共通バス
２４の使用を許可する。 バスコントローラ１０は、共通バス２４の信号を監視
し、メモリ８がアクセスを要求されている場合は、デュ
アルポートコントローラ６を起動し、ＣＰＵ１からメモ
リ８へのアクセスを可能にする。 ＣＰＵ１がメモリ８をアクセスする。デュアルポート
コントローラは２つのバスの切り換えを行う機能が少な
くとも必要であり、回路が複雑となる。一方ＣＰＵは通
常ホールド機能を持つが、ホールド機能はバスサイクル
の終了時のみしか認識しないため、ＣＰＵ１が共通バス
のアクセス権を得て、ＣＰＵ２のバス上のメモリをアク
セスしようとしている時に、同時にＣＰＵ２が共通バス
をアクセスしようとすると、バスサイクルが終了しない
ため、ホールドがかからず、デッドロック状態となっ
て、処理が進行しなくなるという問題があるのでホール
ド機能をデュアルポートのコントロールに使用するのに
は注意が必要である。そこで、特開平２−１２５３５８
号公報に示されるように、特殊な回路を付加して、各Ｃ
ＰＵからのアクセス要求を調停することも提案されてい
る 【０００３】 【発明が解決しようとする課題】上記のようにデッドロ
ック回避のための特殊な回路を付加する手法では、回路
構成の複雑化が避けられないという問題がある。一方、
インテル社ｉ４８６ＣＰＵのように、バックオフ機能を
有するＣＰＵが出てきている。バックオフ機能とは、強
制的にバスサイクルを中断し、バスをホールド状態にす
る機能であり、バックオフを解除すれば中断していたバ
スサイクルが再スタートする。そこで、このバックオフ
機能を活用してアクセス要求を調停することが考えられ
るが、バスサイクルを中断するため、また中断したバス
サイクルを再スタートさせるための付加回路が必要とな
り、回路構成の複雑化は解決されない。そこで、本発明
は回路構成が簡単になるバス調停方法を提供することを
目的とするものである。 【０００４】 【課題を解決するための手段】上記課題を解決するた
め、本発明は、ホールド機能とバックオフ機能を併用
し、被アクセス側のＣＰＵが共通バスをアクセスしよう
としている時のみバックオフ機能を使用し、その他の場
合はホールド機能を使用するようにするものである。 【０００５】 【作用】ＣＰＵ１が共通バスのアクセス権を得て、ＣＰ
Ｕ２のバス上のメモリをアクセスしようとしている時
に、ＣＰＵ２が共通バスをアクセスしようとして、アク
セス権の獲得待ちの状態に入ると、ＣＰＵ２がバスを解
放しないためＣＰＵ１がＣＰＵ２のメモリをアクセスで
きず、またＣＰＵ２が共通バスのアクセス権を得られな
いため、バスサイクルが終了しない。このときＣＰＵ２
にバックオフをかける。共通バスのアクセス権を得る以
前のバスサイクルの中断は、リードやライト等のメモリ
コントロール信号が発生していない状態であり、何ら問
題がない。 【０００６】 【実施例】以下、本発明の具体的実施例を図１に示して
説明する。共通バス（マルチバス）を介して複数のＣＰ
Ｕが接続されているシステムにおいて、あるＣＰＵ１が
他のＣＰＵ２のバス４上のメモリ８をアクセスする場合
を説明する。 ＣＰＵ１は、バスコントローラ９を介して共通バスコ
ントローラ２３に共通バスの使用を要求する要求信号２
１を発する。 共通バスコントローラ２３は、共通バス２４を介し
て、バスコントローラ９にアクノリッジ信号１３を発す
る。 バスコントローラ９はこのアクノリッジ信号１３を受
けバッファ１１をイネーブルとし、ＣＰＵ１に共通バス
の使用権を与える。 バスコントローラ１０は、メモリ８がアクセス要求を
受けている場合はＣＰＵ２にホールドもしくはバックオ
フを発生する。この時、ＣＰＵ２が共通バスをアクセス
しようとしていなければＣＰＵ２にホールド信号１８を
発し実行中の命令が終了した後にＣＰＵ２をホールド状
態としバスを解放させる。ＣＰＵ２が共通バスをアクセ
スしようとしている時は、ＣＰＵ２にバックオフ信号３
２を発し、ただちにＣＰＵ２の処理つまり共通バスへの
要求を停止させ、バスをホールド状態とする。 バスコントローラ１０はバスのホールド状態を示す
ホールドアクノリッジ信号２７を受け、バッファ１２を
イネーブルとし、ＣＰＵ１がメモリ８のアクセスを可能
にする。つまり、ホールド信号とバックオフ信号を切り
換えるだけでデュアルポートコントローラが不要とな
り、システム構成が簡単になる。 【０００７】 【発明の効果】以上述べたように、本発明によれば、比
較的簡単な回路構成でバス調停回路が実現でき、装置の
小型化に大いに貢献することができる。
テムのマルチバスの調停方法に関するものである。 【０００２】 【従来の技術】図２に示すような共通バス（マルチバ
ス）を介して複数のＣＰＵが接続されているシステムに
おいて、ＣＰＵ１が他のＣＰＵ２のメモリ（ＲＡＭ）８
をアクセスする場合は次のような処理となる。 ＣＰＵ１は、バスントローラ９を介して共通バスコン
トローラ２３に共通バス２４の獲得要求信号２１を発す
る。 共通バスコントローラ２３は、共通バス２４を介し
て、バスコントローラ９にアクノリッジ信号１３を発す
る。 バスコントローラ９は、このアクノリッジ信号１３を
受けバッファ１１をイネーブルし、ＣＰＵ１に共通バス
２４の使用を許可する。 バスコントローラ１０は、共通バス２４の信号を監視
し、メモリ８がアクセスを要求されている場合は、デュ
アルポートコントローラ６を起動し、ＣＰＵ１からメモ
リ８へのアクセスを可能にする。 ＣＰＵ１がメモリ８をアクセスする。デュアルポート
コントローラは２つのバスの切り換えを行う機能が少な
くとも必要であり、回路が複雑となる。一方ＣＰＵは通
常ホールド機能を持つが、ホールド機能はバスサイクル
の終了時のみしか認識しないため、ＣＰＵ１が共通バス
のアクセス権を得て、ＣＰＵ２のバス上のメモリをアク
セスしようとしている時に、同時にＣＰＵ２が共通バス
をアクセスしようとすると、バスサイクルが終了しない
ため、ホールドがかからず、デッドロック状態となっ
て、処理が進行しなくなるという問題があるのでホール
ド機能をデュアルポートのコントロールに使用するのに
は注意が必要である。そこで、特開平２−１２５３５８
号公報に示されるように、特殊な回路を付加して、各Ｃ
ＰＵからのアクセス要求を調停することも提案されてい
る 【０００３】 【発明が解決しようとする課題】上記のようにデッドロ
ック回避のための特殊な回路を付加する手法では、回路
構成の複雑化が避けられないという問題がある。一方、
インテル社ｉ４８６ＣＰＵのように、バックオフ機能を
有するＣＰＵが出てきている。バックオフ機能とは、強
制的にバスサイクルを中断し、バスをホールド状態にす
る機能であり、バックオフを解除すれば中断していたバ
スサイクルが再スタートする。そこで、このバックオフ
機能を活用してアクセス要求を調停することが考えられ
るが、バスサイクルを中断するため、また中断したバス
サイクルを再スタートさせるための付加回路が必要とな
り、回路構成の複雑化は解決されない。そこで、本発明
は回路構成が簡単になるバス調停方法を提供することを
目的とするものである。 【０００４】 【課題を解決するための手段】上記課題を解決するた
め、本発明は、ホールド機能とバックオフ機能を併用
し、被アクセス側のＣＰＵが共通バスをアクセスしよう
としている時のみバックオフ機能を使用し、その他の場
合はホールド機能を使用するようにするものである。 【０００５】 【作用】ＣＰＵ１が共通バスのアクセス権を得て、ＣＰ
Ｕ２のバス上のメモリをアクセスしようとしている時
に、ＣＰＵ２が共通バスをアクセスしようとして、アク
セス権の獲得待ちの状態に入ると、ＣＰＵ２がバスを解
放しないためＣＰＵ１がＣＰＵ２のメモリをアクセスで
きず、またＣＰＵ２が共通バスのアクセス権を得られな
いため、バスサイクルが終了しない。このときＣＰＵ２
にバックオフをかける。共通バスのアクセス権を得る以
前のバスサイクルの中断は、リードやライト等のメモリ
コントロール信号が発生していない状態であり、何ら問
題がない。 【０００６】 【実施例】以下、本発明の具体的実施例を図１に示して
説明する。共通バス（マルチバス）を介して複数のＣＰ
Ｕが接続されているシステムにおいて、あるＣＰＵ１が
他のＣＰＵ２のバス４上のメモリ８をアクセスする場合
を説明する。 ＣＰＵ１は、バスコントローラ９を介して共通バスコ
ントローラ２３に共通バスの使用を要求する要求信号２
１を発する。 共通バスコントローラ２３は、共通バス２４を介し
て、バスコントローラ９にアクノリッジ信号１３を発す
る。 バスコントローラ９はこのアクノリッジ信号１３を受
けバッファ１１をイネーブルとし、ＣＰＵ１に共通バス
の使用権を与える。 バスコントローラ１０は、メモリ８がアクセス要求を
受けている場合はＣＰＵ２にホールドもしくはバックオ
フを発生する。この時、ＣＰＵ２が共通バスをアクセス
しようとしていなければＣＰＵ２にホールド信号１８を
発し実行中の命令が終了した後にＣＰＵ２をホールド状
態としバスを解放させる。ＣＰＵ２が共通バスをアクセ
スしようとしている時は、ＣＰＵ２にバックオフ信号３
２を発し、ただちにＣＰＵ２の処理つまり共通バスへの
要求を停止させ、バスをホールド状態とする。 バスコントローラ１０はバスのホールド状態を示す
ホールドアクノリッジ信号２７を受け、バッファ１２を
イネーブルとし、ＣＰＵ１がメモリ８のアクセスを可能
にする。つまり、ホールド信号とバックオフ信号を切り
換えるだけでデュアルポートコントローラが不要とな
り、システム構成が簡単になる。 【０００７】 【発明の効果】以上述べたように、本発明によれば、比
較的簡単な回路構成でバス調停回路が実現でき、装置の
小型化に大いに貢献することができる。
【図面の簡単な説明】
【図１】本発明の実施例
【図２】従来例
【符号の説明】
１、２ ＣＰＵ
３、４ バス
５、６、１１、１２ バッファ
７、８ メモリ
９、１０ バスコントローラ
２３ 共通バスコントローラ
２４ 共通バス
１７、１８ ホールド信号
１９、２０ イネーブル信号
３１、３２ バックオフ信号
Claims (1)
- (57)【特許請求の範囲】 【請求項１】バックオフ機能を有する複数のプロセッサ
を共通バスで結んだマルチプロセッサシステムにおい
て、ひとつのプロセッサによる他のプロセッサのメモリ
に対するアクセスは、共通バスを介して行われるもので
あって、前記他のプロセッサが共通バスをアクセスしよ
うとしている時は、前記ひとつのプロセッサから前記他
のプロセッサに対してバックオフをかけ、前記他のプロ
セッサが共通バスをアクセスしようとしていない時は、
前記ひとつのプロセッサから前記他のプロセッサに対し
ホールドをかけることを特徴とするバス調停方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03153192A JP3365419B2 (ja) | 1992-01-21 | 1992-01-21 | バス調停方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03153192A JP3365419B2 (ja) | 1992-01-21 | 1992-01-21 | バス調停方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05197618A JPH05197618A (ja) | 1993-08-06 |
| JP3365419B2 true JP3365419B2 (ja) | 2003-01-14 |
Family
ID=12333784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03153192A Expired - Fee Related JP3365419B2 (ja) | 1992-01-21 | 1992-01-21 | バス調停方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3365419B2 (ja) |
-
1992
- 1992-01-21 JP JP03153192A patent/JP3365419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05197618A (ja) | 1993-08-06 |
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