JPH01316851A - チャネル制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 複数の演算処理袋＠（以下ｃｐｕ）と複数のチャネル装
置が、共通バスで接続されているシステムにおいてチャ
ネル装置内に制御レジスタを有するチャネルの制御方式
に関するものである。

（従来の技術） チャネル装置は高速処理のＣＰＵが低速の入出力装置に
妨げられないように設けられている。ＣＰＵがチャネル
装置をアクセスする場合、そのチャネル装置内にあるス
テータスレジスタの内容を参照し、アクセス可能かどう
か判断して使用できる場合には入出力動作を行なわせる
ための命令（コマンド）、主記憶のアドレス（データア
ドレス）、転送データ量（データカウント）をチャネル
装置内の制御レジスタ内に書込み、チャネル装置に対し
て処理を依頼する。するとチャネル装置はＣＰＵから指
定された入出力装置を起動させデータの転送を開始する
。

そして、その処理が終了するとＣＰＵに対して割込み信
号を送り、動作の終了を知らせる。このようなチャネル
装置においてチャネル装置自身が回復不能なエラー（自
分自身でのエラー訂正が不能な状態）が発生すると処理
を中断し、即停止状態となる。

（発明が解決しようとする課題） このようなチャネル装置を使用してマルチプロセッサシ
ステムを構成すると、チャネルをアクセスしていたＣＰ
Ｕは占有していたチャネル装置がエラーにより停止状態
となったことがわかるが、他のＣＰＵはわからないため
ｌ）要に応じ、そのチャネル装置のステータスレジスタ
の内容を参照しにゆくといったことが起る。ところが停
止状態にあるためアクセスできない、あるいは停止状態
にあることがわからないため共通バスを獲得しようと待
つなど無駄な処理と時間を費やすという問題がある。　
本発明はマルチプロセッサシステムでのチャネル制御方
式において、チャネル装置が回復不能なエラーを検知す
ることにより停止状態となる場合、チャネルを占有して
いるＣＰＵを含む複数の−ＣＰＵに対して停止状態であ
ることを知らせることができるチャネル制御方式を提供
するにある。

〔発明の構成〕

（ｍ１題を解決するための手段） 本発明では上記の目的を達成するため共通バスで接続さ
れている複数のＣＰＵがチャネル装置を獲得する場合、
チャネル装置内のレジスタに対し、占有するＣＰＵの割
込みアドレスをセットする。そしてチャネル装置が回復
不能なエラーを検知した場合、チャネル装置自身をＨＡ
ＬＴ状態（マイクロプロセッサがエラー処理を行い入出
力データの転送を中断する状態）にして占有しているＣ
ＰＵに対し割込み信号を送出する０割込み信号をうけた
ＣＰＵは共通バスの調停を行い、自己の割込みアドレス
の内容に従い他のＣＰＵに対し前記チャネル装置のエラ
ー情報を転送しようとするものである。

（作　用） これによりＣＰｕがチャネル装置をアクセスする場合、
そのチャネル装置がエラーを検知して停止状態となって
いる時にはアクセスしようとする前にそのチャネル装置
が停止状態となっていることを認識することが可能とな
る。

（実施例） 以下、本発明を図面に示す一実施例を参照して説明する
。

第１図は本発明によるチャネル制御方式を説明するため
のブロック図である。第２図はチャネル装置９内のコン
トロールメモリ部１４の一部を表わしたもので、ある、
２１はチャネル装置や、それに接続されている入出力装
置の状態を表わすステータスレジスタ、２２はチャネル
装置に入出力動作を行なわせるためのコマンドレジスタ
、２３は主記憶のアドレスを表わすデータアドレスレジ
スタ、２４は転送データ量を表わすデータカウントレジ
スタ。

２５は本発明で追加したチャネル装置を占有するＣＰＵ
の割込みアドレスを格納する割込みアドレスレジスタで
ある。

チャネル装置９はプログラムを内蔵するコントロールメ
モリ部１４の内容にもとすきプロセッサ１３が処理を実
行する。ＣＰＵＩがチャネル装置９に対して処理を依頼
する場合、コントロールメモリ部１４（主記憶上のアド
レス空間に割付けられたアドレスを持っている。）のス
テータスレジスタ２１の内容を参照する。アクセス可能
な場合にはコントロールメモリ部１４の割込みアドレス
レジスタ２５に対し自己の割込みアドレスをセットする
。

そして、チャネル装置９が正常に処理を終了すると割込
みアドレスレジスタ２５の内容をクリアし共通バス１１
を開放して初期の状態にもどす。

ところがチャネル装置９が処理中に回復不能なエラー（
自分自身でのエラー訂正が不可能でプロセッサ１３が健
全な状態）を検知した場合、プロセッサ１３はデータ転
送コントロール部１５、入出力インタフェイス部１６の
動作を停止させ、共通バス１１を使って占有していたｃ
ｐｕ　ｔに対し割込み信号を送出すると同時に初めにセ
ットされた割込みアドレスレジスタ２５の内容（ＣＰＵ
Ｉがチャネル装置故障時。

割込処理ルーチンに入るための命令が格納されているア
ドレス）をＣＰｕのバッファ４内にある割込みアドレス
バッファにセットする。上記割込み信号を受けたＣＰＵ
　１はマスターＣＰＵとなってバス調停信号ライン１２
をアクティブな状態にし、−時期共通バス１１の使用権
を優先順位に従って割りあてる。

そしてＣＰＵＩはバッファ４の割込みアドレスを読んで
割込み処理ルーチンに入り共通バス１１を使って割りあ
てた他のＣＰＵ５に対し前記チャネル装置９のエラー情
報を転送する。ＣＰＵ５はこれらのエラー情報を読んで
演算実行部６の内部レジスタに格納する。そしてその内
部レジスタに上記エラー情報が格納されている場合には
チャネル装置をアクセスする前にその内容を参照してか
ら行うものである。共通バス１１がＣＰＵＩの制御のも
とにある時はＣＰＵ２はローカルバス７上のデータを読
んでいる。そしてＣＰＵＩが全てのＣＰＵに対し前記チ
ャネル装置９のエラー情報を転送し終ると共通バス１１
を通常の状態に開放する。

尚、以上についてはｃｐｕｔが占有しているチャネル装
置に対してエラーが発生した場合について述べたが、ｃ
ｐｕｓが占有しているチャネル装置にエラーが発生した
場合にもＣＰＵ５はＣＰＵＩに対して同じ処理が行なわ
れる。又、実施例ではＣＰＵを２台しか記載していない
が２台以上であってもかまわない。

〔発明の効果〕

以上説明したように本発明によればＣＰＵがチャネル装
置をアクセスしようとする前に、そのチャネル装置のエ
ラー情報から停止状態であることがわかるため無駄な処
理時間がなくなり効率のよいシステムを提供することが
できる。

【図面の簡単な説明】

第１図は本発明によるチャネル制御方式の一実施例を示
すブロック図、第２図はチャネル装置のコントロールメ
モリの一部を示す構成図である。 １．５・・・演算処理装置　　　２，６・・・演算実行
部３．７・・・ローカルバス　　　４，８・・・バッフ
ァ９・・・チャネル装置　　　　１０・・・入出力制御
装置１１・・・共通バス　　　　　　１２・・・バス調
停信号ライン１３・・・マイクロプロセッサ　１４・・
・コントロールメモリ部Ｉ５・・・データ転送コントロ
ール部 １６・・・入出力インターフェイス部 ２１・・・ステータスレジスタ　２２・・・コマンドレ
ジスタ２３・・・データアドレスレジスタ ２４・・・データカウントレジスタ ２５・・・割込みアドレスレジスタ

Claims (1)

【特許請求の範囲】
1. 複数の演算処理装置と複数のチャネル装置が共通バスで
   接続されているシステムにおいて、チャネル装置内のレ
   ジスタに占有する演算処理装置の割込みアドレスをセッ
   トし、チャネル装置がエラーを検知して停止状態となる
   場合、チャネル自視をＨＡＬＴ状態（プロセッサがエラ
   ー処理を行い、入出力データの転送を中断する状態）に
   して占有している演算処理装置に対し前記割込みアドレ
   スを送出して、複数の演算処理装置に対し前記チャネル
   装置のエラー情報を転送することを特徴とするチャネル
   制御方式。