JPH02224048A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも中央処理装置と周辺回路とダイレ
クト・メモリ・アクセス・コントローラとを有するマイ
クロコンピュータに関する。

〔従来の技術〕

マイクロコンピュータ（以下マイコンと記ス）を利用１
，７た情報処理システムにおいて、マイコンに内蔵され
る周辺回路とメモリ間でデータ転送を行なうことは一般
的である。このデータ転送の一方式として、データ転送
の処理要求が周辺回路から発生した場合、周辺回路から
マ・イコンの中央処理装置（以下ＣＰＵと記す）へ割り
込みを発生１２、これに呼応してＣＰＵが実行する割り
込み処理及び割り込み処理ルーチン・プログラムにおい
てデータ転送を実施する方式がある。この方式は、ＣＰ
Ｕが割り込み処理及び割り込み処理ルーチン・プログラ
ムを実行するため、割り込みが発生ずるまで実行してい
たソフトウェアの処理が妨げられるというオーバヘッド
が生じ、システムの処理効率が低下する。

とのＣＰＵのオーバヘッドを軽減するための回路として
１．ｆ−夕転送をＣＩ’Ｕの制御とは独立に制御するダ
イレクト・メモリ・アクセス（以下ＤＭＡと記す）コン
ト日・−ラがある。ＤＭＡコントローラを利用する方式
によれば、周辺回路からの処理要求をＤＭＡコントロー
ラが検知すると、ＤＭＡ：２ントローラはＣＰ　Ｕヘバ
ス制御権の空は渡しを要求する。この要求をＣＰＵが検
知すると、ＣＰＵは現在実行中のプログラムのデータ処
理を中断し、バス制御権を、ＣＰＵがＤＭＡコントロー
ラに渡す。するとＤＭＡコントローラは空いたバスを利
用して、周辺回路とメモリ間でデータ転送をＣＰＵを介
することなしに行なう５、従って、ＣＰＵは割り込み処
理及び割り込み処理ルーチン・プログラムを実行ける必
要がなく、その結果、バスの明は渡１．によるプログラ
ムのデータ処理の中断がオーバヘッドとして残る。

以下に、ＤＭＡコントローラを有する従来のマイコンに
ついて説明する。

第４図は従来のマイコン４００を含む情報処理システム
の主要部を示すブロック図である。

この情報処理シブ、テにはマイコン４００　Ｊ：メモリ
・ユニッｈ　”１．７０がメイン・バス１１５により接
続されている。マイコン４００はＣＰＵ４１．０と、Ｄ
ＭＡコントローラ４２０と、周辺回路１４０からなる。

ＣＰＵ４１０は、メモリ・ユニット１７０に格納された
プログラムの実行制御を行いながら、不図示の外部回路
からのバス・ホールド要求信号１１１とＤＭＡコントロ
ーラ４２０からの内部ホールド要求信号４２１とを監視
する。バス・ホールド要求信号１１］がアクティブにな
るとＣＰＵ４１０はプログラムのデータ処理を一時中断
し、外部回路にバス・ボールド許可信号１１２をアクテ
ィブにしてバス制御権を与える。外部回路はバス制御を
終えバス・ホ・〜・ルド要求侶号１１１をインアクティ
ブにするとＣＰＵ４１０はプログラムのデータ処理を再
開する。

・一方、内部ｆｌ＝、−ルド要求信号４２】に対する動
作は次のよ５になる６周辺回路】４０がデ・−、タグ：
、ｇ　、、：、−ｆ　、　５〆、−めの回路を想定する
。周辺回路１４０がデータをダ信するとＤＭＡ要求信号
１４１をアクティブにしＤＭＡコントロー：′ｊ４２０
にデータ転送を要シ？する。するとＤＭＡコントロ・・
−９４２０は内部ホールド要求信号４２１をアクティブ
に１゜てＣＰＵ４１０にバス制御権を要求する。これに
よ’７ＣＰＵ４１０はプログラムのデータ処理を一時中
断し、ＤＭＡコントローラ４２０に内部ホールド許可信
号４２２をアクティブにしてバス制御権を与える。する
とＤＭＡコントローラ４２０はメイン・バス１１５にメ
モリ・アドレスを出力し、続いてＤＭＡ許可信号１４２
をアクティブにする。

これにＪ、り周辺回路１４０は受信データをメイン・バ
ス１１５に出力する。周辺回路１４０が受信データを出
力し終えると、ＤＭＡコントローラ４２０は内部ホール
ド要求信号４２１をインアクティブにしバス制御権をＣ
ＰＵ４１０へ戻ｆ６するとＣＰＵ４１０はプログラムの
デ・−夕処理を再開する。。

なお、ＤＭ、へ７ントローラ４２０のアドレス出力およ
び周辺回路１、慎０のデータ出力に際１２、ＤＭＡコン
トローラ４２０からメ干１１・１８二ッ１−１γ旧ヘア
ドレ、ス・ストローブ信号、データ・＝２トロープ償シ
、Ｊ、す・−ド／ライト信号等のくそり１″２“１両信
号群１７１が出力され、メモリ・ユニットｉ７０の目的
のアドレスにデータが書き込まれる。

以上の説明では周辺回路を１個とし説明を簡略化したが
、複数の周辺回路を有しＤＭＡコントローラがこれらの
周辺回路からのＤＭＡ要求な選択し実行するマイコンの
例や、複数のＤＭＡコントローラを有するマイコンの例
は−・般的である。

〔発明が解決しようとする課題〕

上述した従来のマイコンでは、ＤＭＡ転送中はバスを占
有するの゛で、ＣＰ　ＴＪによるプログラムのデータ処
理が中断され、その結果、情報処理システム全体の処理
効率が低下するという欠点を有する。近年、通信周辺回
路など高速周辺回路の利用によりＤＭＡ転送頻度が増大
しており、ますますＣＰＵのデータ処理能力を圧迫・す
る傾向にある。

〔課題を解決するための手段〕

本発明による情報処理装置は、第〕のバスと第２のバス
と、第１のバスに接続された中央処理装置と、第２のバ
スへＤＭＡ転送を要求する周辺回路と、ＤＭｉＡ転送要
求を受けて第２のバスへＤＭＡ転送を実行するＤＭＡ制
御手段と、中央処理装置から第２のバスに接続されたデ
ータ記憶手段へのデータ参照要求を受けてＤＭＡ制御手
段の非動作期間にデータ記憶手段へのデータ参照を実行
するバス制御手段とを備え、中央処理装置が第１のバス
を介して実行するデータ処理とは独立に、ＤＭＡ制御手
段が第２のバスを介してＤＭＡ転送を実行することを特
徴とする。

〔実施例〕

第１図に本発明の一実施例によるマイコン１００を含む
情報処理システムの主要部のブロック図を示す。

この情報処理システムはマイコン１００とメモリ・ユニ
ット１７０とから構成さｈでいる。マイコン１００はＣ
ＰＵｌｌ０と、ローカル・バス・ハンドラ１２０とＤＭ
Ａレジスタ制御部１３０と、周辺回路１４０からなる。

また、ＣＰＵｌｌ０はメイン・バス１１５に接続され、
ローカル・バス・ハンドラ１２０、ＤＭＡレジスタ制御
部１３０、周辺回路１４０はローカル・バス１４５に接
続されているや 第１図の情報処理システムでは、ＣＰＵＩ　１０は、メ
モリ・コーニニット１７０）こ格納されたフ゛ログラム
の実行制御を行いながら、不図示の外部回路からのバス
・ホールド要求信号１１１を監視する。

周辺回路１４０から発生するＤＭＡ転送要求に対しては
ローカル・バス・ハンドラ１２０とＤＭＡレジスタ制御
部１３０の動作により、ローカル・メモリ・ユニット１
８０との間でデータ転送を行う。メイン・バス１１５を
使用して行うＣＰＵ１１０のプログラム実行と、ローカ
ルバス１４５を使用１−て行うＤＭＡ転送は独立に遂行
される７また、ＣＰＵｌｌ０はローカル・バス・ハンド
ラ１２０を経由して、ＤＭＡ転送されたローカル・メモ
リ・ユニット１８０内のデータを参照する。

以下に、第１図の情報処理システムの詳細な動作を説明
する。

ＣＰＵｌｌ０は、バス・ホールド要求信号１１１がアク
ティブになるとプロゲラＪ２のデ・〜・夕処理を一時中
断し、外部回路にバス・ホールド要求信号１１２をアク
ティブにしてバス制御権を与える。

外部回路はバス制御を終えバス・ホールド要求信号１１
１をインアクティブにするとＣＰＵＩ　１０はプログラ
ムのデータ処理を再開する。

一方、周辺回路１４０がＤＭＡ転送要求を発生した場合
の動作は次のようになる。第２図はローカル・バス・ハ
ンドラ１２０の内部構成を示すものであり、以下の説明
で使用する。また、従来例と同様に、周辺回路１４０が
データ受信を行うための回路を想定する。周辺回路１４
０がデータを受信すると周辺回路１４０はＤＭＡ要求信
号１４１をアクティブにしローカル・バス・ハンドラ１
２０にデータ転送を要求する。すると第２図に示すロー
カル・バス・ハンドラ１２０内のＤＭＡサイクル制御部
２２０はアドレス発行指示信号１３１をアクティブにし
、これによりＤＭＡレジスタ制御部１３０はＤＭＡ転送
のアドレスをローカル・バス１４５に出力する。次にＤ
ＭＡサイクル制御部２２０はＤＭＡ許可信号１４２をア
クティブにし、これにより周辺回路１４０は受信データ
をローカルバス１４５に出力する。

なお、ＤＭＡレジスタ制御部】３０のアドレス出力およ
び周辺回路１４０のデータ出力に際し、ＤＭＡサイクル
制御部２２０からローカル・メモリ・ユニツ）１８０ヘ
アドレス・ストローフ信号、データ・ストローブ信号、
リード／ライト信号等のローカル・メモリ制御信号群１
８１が出力され、ローカル・メモリ・ユニット１８０の
目的のアドレスにデータが書き込まれる。

次に、ＣＰＵ１１０がローカル・メモリ・ユニット１８
０内のデータを参照する場合を説明する。まずＣＰＵｌ
ｌ０はアドレス・ストローブ信号１２１をアクティブに
して、ローカル・バス・ハンドラ１２０にローカル・メ
モリ・ユニット１８０へのデータ・アクセスを要求する
。ローカル・バス・ハンドラ１２０内の要求調停部２１
０は第２図に示す論理によりＤＭＡ要求信号１４１がイ
ンアクティブであればデータ・サイクル要求信号２１１
をアクティブにする。ＤＭＡ、要求信号１４１がアクテ
ィブであれば待ち合わせ信号２１２をアクティブにしＣ
ＰＵｌｌ０の要求を保留するが、これはレディ信号１２
４をアクティブにすることによりＣＰＵ１１．０に通知
される。いま、ＤＭＡ要求信号１４１がインアクティブ
でありＣＰＵｌｌ０の要求が受は付けられデータ・サイ
クル要求信号２１１がアクティブになったとする。する
と、データ・サイクル制御部２３０はＣＰＵ１】０が内
部バス１２５に出力したアドレスをローカルバス１４５
に出力する。続いてデータ・サイクル制御部２３０はリ
ード・ライト信号１２３を参照しＣＰＵｌｌ０の要求が
メモリ・リードかメモリ・ライトかを判別し、例えばメ
モリ・リードであればローカル・メモリ・ユニット１８
０からデータを読み出しデータ・ストローブ信号１２２
のアクティブ・タイミングに合わせ内部バス１２５に読
み出しデータを出力する。

なお、データ・サイクル制御部２３０のアドレス出力お
よびメモリ・データの読み出し・書と込みに際し、デー
タ・サイクル制御部２３０からローカル・メモリ・ユニ
ット１８０ヘアドレス・ストローブ信号、データ・スト
ローブ信号、り一ド／ライト信号等のローカル・メモリ
制御信号群１８１が出力され、ローカル・メモリ・ユニ
ット１８００目的のアドレスにデータが書き込まれる。

ＤＭＡサイクル制御部２２０とＤＭＡレジスタ制御部１
３００機能は一般のＤＭＡコントローラの制御機能と等
価のものであるので詳しい説明は省略する。また、デー
タ・サイクル制御部２３０の機能も一般のＣＰＵのバス
制御機能と等価のものであるので詳しい説明は省略する
。

また従来例と同様に、以上の説明では周辺回路を１個と
し説明を簡略化したが、複数の周辺回路ヲ有しＤＭＡコ
ントローラがこれらの周辺回路からのＤＭＡ要求を選択
し実行する例や、複数のＤＭＡコントローラを有する例
は、容易に導出可能である。

第３図に本発明の第２の実施例としてのマイコン３００
を含む情報処理システムの主要部のブロック図を示す。

第２の実施例が第１の実施例と異なる点は、ローカル・
バス・ハンドラ３２０にローカル・バス・ホールド要求
信号１２８とローカル・バス・ホールド許可信号１２９
とが設定されていることである。これらの信号は、マイ
コン３００の外部にＤＭＡコントローラを付加したり、
マイコン３００をスレーブ・マイコンと見立て外部にホ
ス゛）ＣＰＵを拡張Ｉ２マルチ・ブロセッザ講成を採る
場合に使用するものであり、ＣＰＵｌｌ０に接続されて
いるバス・ホールド要求信号１１１、バス・ホールド許
可信号１１２ど同様の機能を実施−Ｖるものである。

例えばホストＣＰＵを接続すれば、マイコン３００によ
りＤＭＡ転送さｈ、たローカル・メモリ・ユニッｌ−１
８０内のデータをホストＣＰＵが直接読み出し７・書き
込みすることが可能である。この場合、ＣＰＵｌｌ０側
のバス・ホールド要求信号１１】を用いることは不要と
なりＣＰｔＪｌｚｌのプログラム実行を全く妨げること
はない。

第５図に本発明の第３の実施例としての情報処理システ
ムの主要部のブ１ｊツタ図を示す。

情報処理システムは、マイクロコンビ１．−タ１０、メ
インメモリ部５０及びローカルメモリ部６０とからなる
。マイクロコンピュータ１０はＣＰＵ１５．ローカルバ
スハンドラ２０及び周辺回路３０とからなる。ＣＰＵ１
５は、内部にプログラムカウンタ（以下ＰＣと記す）と
、プログラムステータスワード（以下ＰＳＷと記す）と
、各種レジスタ等を含み、各種命令の実行制御と、メイ
ンアドレスバス１１、メインデータ・バス１２、リード
信号１３、ライト信号１４についての制御を含む情報処
理システム１００全体の動作制御を行う、また、ＣＰＵ
１５はメインメモリ部５０を使用している状態ではＣＰ
　ＴＪジロールバスリクエスト信号１６をインアクティ
ブ状態にする。一方ローカルメモリ部６０を使用する場
合はＣＰＵローカルバスリクエスト信号１Ｇをアクティ
ブ状態にして、ローカルアドレスバス４１およびローカ
ルデータバス４２の制御権を要求する。

ローカルバスハンドラ２０では、ＤＭＡコントローラ２
２が周辺回路３０からの処理要求３１を検知すると、Ｄ
ＭＡローカルバスリクエスト信号１８をアクティブにす
ることにより、バスアービタ２１にローカルアドレス４
１及びローカルデータバス４２の制御権を要求する。一
方、ＣＰＵからもローカルアドレスバス４１及びローカ
ルデータバス４２の制御権の要求がｃｐｕｒｒ−カルバ
ス。

リクエスト信号１６をアクティブにすることにより、バ
スアービタ２１に入力される。バスアービタ２１はこれ
ら２つの要求を裁定し、どちらかに制御権を渡す。例え
ばＣＰＵ１５に制御権が渡された場合、ＣＰ　ＴＪコロ
−ルバスレディ信号１７がアクティブとなり、ＤＭＡロ
ーカルバスレディ信号１９がインアクティブとなる。も
ちろん、２つの要求が重ならない場合には、無条件に制
御権が要求側に渡される。また、２つの要求が同時に発
生した場合には、ＤＭＡローカルバスレディ信号１９を
アクティブとし、ＣＰＵローカルバスレディ信号１７を
インアクティブとする。さらに、一方が先に制御権を得
ていてローカルアドレスバス４１及びロー・カルデータ
バス４２を使用中に他方が制御権を要求した場合には、
この後者のロー・カルバスレデイ信号は必ずインアクテ
ィブになる。

ＤＭＡコントローラ２２がローカルアドレスバス４１と
ローカルデータバス４２の制御権を得ると、周辺回路３
０とローカルメモリ部６０間でのＤＭＡ転送を実行する
。逆にＣＰＵ１５が制御権を得ると四−カルメモリ部６
０のリード／ライト制御が実行される。

またＤＭＡコントローラ２２は従来例と同じく、内部に
転送先アドレス情報と転送元アドレス情報と転送データ
数とを記憶する内部レジスタ及び転送中のデータを一時
記憶するバッファレジスタを備えており、ＤＭＡ転送の
処理開始に先立ちＣＰＵ１５により転送先アドレス情報
と転送元アドレス情報と転送データ数を記憶するレジス
タは予め設定されている。

ローカルメモリ部６０は、ＤＭＡコントローラ２２によ
って、周辺回路３０との間で転送されるデ・−夕を格納
する。

メインメモリ部５０は、ＣＰＵ１５のプログラムメモリ
と、データメモリとを含む。

次１ｃ　周辺回路３０とローカルメモリ部６０　、！：
のＤＭＡ転送の動作について説明する。

ローカルバスハンドラ２０内のバスアービタ２１はＣＰ
Ｕ１５からのＣＰＵローカルバスリクエスト信号１６と
、ＤＭＡコントローラからの゛ＤＭＡｒｆｆ−カルパス
リクエスト信号１８の発生を常にチエツクしている。

周辺回路３０においてシリアルデータの送受信動作等に
よりＤＭＡ転送要因が発生ずると、周辺回路３０は処理
要求３１を発生しＤＭＡコントローラ２２に伝える。

処理要求３Ｊが伝えられたことにより、ＤＭＡコントロ
ーラ２２はＤＭＡローカルバスリクエスト信号１８をア
クティブにする。

ここでＣＰＵ１５はメインメモリ部５０を使用１、てプ
ログラムを実行しておりＣＰＵローカルバスリクエスト
信号１６をインアクティブと１．ているとすると、前述
したバスアービタ２１の裁定機能により、ＤＭＡローカ
ルバスレディ信号１９　ヲアクティブにすることにより
、ＤＭＡコントローラ２２にローカルアドレスバス４１
及びローカルデータバス４２の制御権を渡す。

制御権を得たＤＭＡコントローラ２２は予め設定されて
いるローカルメモリ部６０のＤＭＡ転送領域のアドレス
情報及び周辺回路３０のアドレス情報を用いてＤＭＡ転
送を実行する。まずＤＭＡ転送によりデータが周辺回路
３０から読み出されローカルメモリ部６０に書き込まれ
る場合について説明する。ＤＭＡコントローラ２２は周
辺回路３０のアドレス情報（転送元アドレス情報）をロ
ーカルアドレスバス４１に出力し、同時にローカルリー
ド信号４３をアクティブにして周辺回路３０に伝え、ロ
ーカルデータバス４２上に転送データを読み出す。読み
出した被転送データをＤＭＡコントローラ２２は内部バ
ッファレジスタに一時記憶する。続いてＤＭＡコントロ
ーラ２２はローカルアドレスバス４１にローカルメモリ
部６０内の転送先アドレス情報を出力１２、同時にロー
カルライト信号４４をアクティブにし、また被転送デー
タをローカルデータバス４２に出力し。

てローカルメモリ部６０に伝え書き込みを行う。

一方Ｄ　Ｍ　Ａ　転送により転送データがローカルメモ
リ部６０から読み出され、周辺回路３０に書き込まれる
場合には、上記でＤＭＡコントローラ２２の扱うローカ
ルメモリ部６０及び周辺回路３０の読み出しと書き込み
の制御順序が逆になるだけで他は同様におこなわれる。

ＤＭＡ転送が実行されるとＤＭＡコントロー、う２２内
の転送デ・−少数を記憶したレジースタの内容が更新さ
れる。ここで、もし転送データ数が０とならず、か・つ
ＤＭＡコントローラ２２が周辺回路３０からの処理要求
信号３１を連続Ｉ、て検知する場合はＤＭＡローカルバ
スリクエスｈ　信”ｊ　１８　ｆｉＺアクティブのまま
となる。そして、ＣＰＴ１１５Ｎ＝’１メイン、メモリ
部５０を使用してプログラムを実行しておりＣＰＵロー
カルバスリクエスト信号１６をインアクティブのままと
しているとすると、前述したバスアービタ２１の裁定機
能により、ＤＭＡローカルバスｌ／デイ信号Ｌ、９のア
クティブのままであり、ＤＭＡコントローラ２２はロー
カルアドレスバス４１及びローカルデータバス４２の制
御権を得続け、ＤＭＡ転送が連続的に行なわれる。

また転送データ数が０とならず、かつＣＰＵローカルバ
スリクエスト信号１６がＤＭＡローカルバスリクエスト
信号１８と同時発生（アクティブ）した場合にも前述し
たバスアービタ２１の裁定機能によりＤＭＡコントロー
ラ側に制御権が与えられ、ＤＭＡデータ転送が連続的に
実行される。

方、転送データ数が０とならず、かつＣＰＵローカルバ
スリクエスト信号１６がＤＭＡローカルバスリクエスト
信号１８より先に発生した場合には、同じく前述したバ
スアービタ２】の裁定機能によりＣＰＵｌ０側に制御権
が与えられ、ＤＭＡ転送は一時中断される。

こうして連続的、あるいは断続的にＤＭＡ転送が実行さ
れた結果、周辺回路３０からローカルメモリ部６０に転
送すべきデータが無くなる（転送データ数が０）か、あ
るいはローカルメモリ部６０かも周辺回路３０に転送さ
れるべきデータが無くなると、ＤＭＡコントロ・−ラ２
２は割り込み要求信号２３をアクティブにすることによ
り、ＣＰＵ１５に転送完了を伝える。

ＣＰＵ１５は割り込み要求信号２３のアクティブを検知
すると、所定の割り込み処理を実行１−１割り込み処理
ル・−チンに制御を渡す。一般に割り込み処理ルーチン
ではＤＭＡ転送さねロー、カル、ぐモリ部６０に格納さ
れたデータを処理する。このときＣＰＵ１５はＣＰＵロ
ーカルバスリクエスト信号１６がアクティブとなりバス
アービタ２１に制御権の要求を発生するが、ＤＭＡ転送
（・文完了１゜ているのでＤＭＡローカルバスリクエス
ｚｌ−１，８は発生せず、その結果ＣＰ　Ｕローカルバ
スレディ信号１７は連続的にアクティブとなり、ＣＰ　
ＴＪ１５）’！マロールバチリ部内の連続的なデータ参
照が可能である。

以上に示したことから、所定のＤＭＡ転送が完了するま
ではＣＰＵが・ローカルメモリを参照しないようにプロ
グラムを設計すると、ＤＭＡ転送によりＣＰＵの処理が
中断されることは全くない。

第６図に本発明の第４の実施例として情報処理システム
の主要部のブロック図を示す。

本実施例が第３の実施例と異なる点は、メインバスとロ
ーカルバスにある。より詳しく説明すると、第１の実施
例ではメインバスがメインアドレスバス１１とメインデ
ータバス１２に分離されたいわゆるセパレートバスで、
同じくローカルバスもローカルアドレスバス４１とロー
カルデータバス４２に分離されたセパレートバスであっ
たが、第２の実施例ではメインバス４６もローカルバス
４７も、ともにアドレスとデータが統合され時分割で制
御されるいわゆるマルチプレックスバスとなっているこ
とである。

これにより、ローカルバスハンドラ２０内のバスアービ
タ２１がＣＰＵローカルバスリクエストＭ　号１６　ト
Ｄ　ＭＡローカルバスリクエスト信号１８の裁定により
制御権を渡す対象がローカルバス４７となる。

他の構成要素は第１の実施例とまったく等価であり、動
作についても同様のため説明は省略する。

本実施例はマイクロコンビ、−夕に設けられるアドレス
バス、データバスの外部端子を少なくする場合の手段を
示している。

なお、メインバスはセパレートバスに、ローカルバスは
マルチプレックスバスにというように、異なるバスを制
御する場合には、ローカルバス・ハンドラ２０内にバス
マルチプレクザのような既存技術のハードウェアを追加
することで容易に実現可能である。

〔発明の効果〕

以上のとおり、本発明のマイクロコンピュータによれば
、ＣＰＵがプログラムを実行するために使用するメイン
バスとは独立したローカルバスを有し、このローカルバ
スを使用１．てＤＭＡ転送が実行される。よって、ＣＰ
Ｕのプログラム実行が、ＤＭＡ転送の実行によって中断
されることはない。

つまり、ＣＰＵのプログラム実行とＤＭＡ転送を完全に
同時に実行することができ、その結果、情報処理システ
ム全体の処理効率が極めて高まるという効果を有する。

最近の通信装置などの、種々の高速な周辺回路の高速化
によるＤＭＡ転送頻度の増大に対して、本発明による効
果は大ぎい。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるマイコンを含む情
報処理システムの主要部のブロック図、第２図は第１図
に示したローカル・バス・ハンドラのブロック図、第３
図は本発明の第２の実施例によるマイコンを含む情報処
理システムの主要部のブロック図、第４図は従来のマイ
コンを含む情報処理システムの主要部のブロック図、第
５図は本発明の第３の実施例によるマ・イコンを含むシ
ステムブロック図、第６図は本発明の第４の実施例によ
るマイコンを含むシステムブロック図である。 １００．３００，４００・・・・・・マイコン、１１０
゜４１０・・・・・・中央処理装置。 代理人　弁理士　　内　原　　　晋 第５ 図

Claims (2)

【特許請求の範囲】
1. （１）第１のバスと第２のバスと、前記第１のバスに接
   続された中央処理装置と、前記第２のバスへＤＭＡ転送
   を要求する周辺回路と、前記ＤＭＡ転送要求を受けて前
   記第２のバスへＤＭＡ転送を実行するＤＭＡ制御手段と
   、前記中央処理装置から前記第２のバスに接続されたデ
   ータ記憶手段へのデータ参照要求を受けて前記ＤＭＡ制
   御手段の非動作期間に前記データ記憶手段へのデータ参
   照を実行するバス制御手段とを備え、前記中央処理装置
   が前記第１のバスを介して実行するデータ処理とは独立
   に、前記ＤＭＡ制御手段が前記第２のバスを介してＤＭ
   Ａ転送を実行することを特徴とした情報処理装置。
2. （２）中央処理装置と、所定の入出力制御を実行する周
   辺回路と、前記中央処理装置が接続された第１のバス制
   御手段と、前記周辺回路が接続された第２のバス制御手
   段と、前記第１のバス制御手段と前記第２のバス制御手
   段とが接続されたバス調停手段とを備え、前記バス調停
   手段は、前記第２のバス制御手段に接続されたメモリと
   前記周辺回路とのデータ転送か、または前記中央処理装
   置が前記第１のバス制御手段及び前記第２のバス制御手
   段を介して行う前記メモリへのデータ参照かのどちらか
   一方を選択し、前記中央処理装置が前記第１のバス制御
   手段を介して実行するプログラム処理と、前記周辺回路
   と前記メモリとが前記第２のバス制御手段を介して行う
   データ転送とを同時に実行することを特徴とする情報処
   理装置。