JPH034349A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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- JPH034349A JPH034349A JP13750289A JP13750289A JPH034349A JP H034349 A JPH034349 A JP H034349A JP 13750289 A JP13750289 A JP 13750289A JP 13750289 A JP13750289 A JP 13750289A JP H034349 A JPH034349 A JP H034349A
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- unit
- section
- cpu
- dma
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- 230000002457 bidirectional effect Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電子計算機における人出力部とメモリ部との
間でＤＭＡ転送を行なうＤＭＡ転送方式（従来の技術） 第２図は従来のＤＭＡ転送方式の一例を示すブロック図
であって、同図において、ｌはＣＰＵ部２、ＤＭＡ転送
を制御するＤＭＡ制御部３の基本動作クロックを発生す
るパルス発生器である。
間でＤＭＡ転送を行なうＤＭＡ転送方式（従来の技術） 第２図は従来のＤＭＡ転送方式の一例を示すブロック図
であって、同図において、ｌはＣＰＵ部２、ＤＭＡ転送
を制御するＤＭＡ制御部３の基本動作クロックを発生す
るパルス発生器である。
４は入出力（以下、ＩＯという。）部、５はメモリ部で
ある。ここに６はＣＰＵ部２．ＤＭＡ制御部３の動作を
規定する基本クロック信号、７は１０部４からＤＭＡ制
御部３へのＤＭＡ転送要求信号（以下、ＤＲＥＱという
。）、８はＤＭＡ制御部３からＣＰＵ部２へ功バス権要
求信号（以下、ＨＲＥＱという。） ９はＣＰＵ部２か
らＤＭＡ制御部３へのバス権許可信号（以下、ＨＡＣに
という。）、１０はＤＭＡ転送許可信号（以下、ＤＡＣ
Ｋ信号という。）、１１はＩＯリード信号（以下、ｌ０
ＲＤという。） １２はメモリライト信号（以下、Ｍ
ＷＲという。）、１３はデータバス、１４はアドレスバ
ス、１５は１０部４からの応答を示すレディ信号、１６
はメモリ部５からの応答を示すレディ信号である。
ある。ここに６はＣＰＵ部２．ＤＭＡ制御部３の動作を
規定する基本クロック信号、７は１０部４からＤＭＡ制
御部３へのＤＭＡ転送要求信号（以下、ＤＲＥＱという
。）、８はＤＭＡ制御部３からＣＰＵ部２へ功バス権要
求信号（以下、ＨＲＥＱという。） ９はＣＰＵ部２か
らＤＭＡ制御部３へのバス権許可信号（以下、ＨＡＣに
という。）、１０はＤＭＡ転送許可信号（以下、ＤＡＣ
Ｋ信号という。）、１１はＩＯリード信号（以下、ｌ０
ＲＤという。） １２はメモリライト信号（以下、Ｍ
ＷＲという。）、１３はデータバス、１４はアドレスバ
ス、１５は１０部４からの応答を示すレディ信号、１６
はメモリ部５からの応答を示すレディ信号である。
このような構成のもとに、１０部４からメモリ部５へＤ
ＭＡ転送を行なう場合の動作を第３図を用いて説明する
。なお第３図は第２図の動作を説明するためのタイミン
グチャートである。１０部４からＤＭＡ制御部３へ第３
図（ａ）に示す如くＤＲＥＱ７によりＤＭＡ転送要求を
出す。ＤＭＡ制御部３はＤＲＥＱ７を受取ると、０２０
部２に対して同図（ｂ）に示す如＜、 ＨＲＥＱ８を出
す。０２０部２は、このＨＲＥＱ８を受取ると、現在実
行しているバス動作が終了すると、すぐにＤＭＡ制御部
３に対して同図（Ｃ）に示す如（ＨＡＣＫ９を送出する
。
ＭＡ転送を行なう場合の動作を第３図を用いて説明する
。なお第３図は第２図の動作を説明するためのタイミン
グチャートである。１０部４からＤＭＡ制御部３へ第３
図（ａ）に示す如くＤＲＥＱ７によりＤＭＡ転送要求を
出す。ＤＭＡ制御部３はＤＲＥＱ７を受取ると、０２０
部２に対して同図（ｂ）に示す如＜、 ＨＲＥＱ８を出
す。０２０部２は、このＨＲＥＱ８を受取ると、現在実
行しているバス動作が終了すると、すぐにＤＭＡ制御部
３に対して同図（Ｃ）に示す如（ＨＡＣＫ９を送出する
。
ＣＰＴＪ部２は、）ＩＡＣＫ ９を送出している間は、
全ての出力信号をハイインピーダンス状態にする（オフ
状態とする）。ＤＭＡ制御部３は、ＨＡＣＫ ９を受取
ると、１０部４に対して同図（ｄ）に示す如くＤＡＣＫ
ＩＯを出すと同時に同図（ｅ）に示す如く１０ＲＤＩ
１を出して、同図（ｇ）、（ｈ）に示すタイミングで１
０部４からアドレス信号にもとづきデータを読出す。ま
た、ＤＭＡ制御部３は、メモリ部５の書込むべきアドレ
スを同図（ｈ）に示すタイミングでアドレスバス１４に
のせる。１０部４は、ＤＡＣＫＩＯを受取ると、同図（
ｄ）に示すＤＡＣに１０の立上がりエツジにもとづく同
図（ａ）に示すようにＤＲＥＱ７をオフとする。また、
１０部４は、ｌ０ＲＤＩ １に対して読出したデータを
データバス１３上にのせる。それから、１０部４は、Ｄ
ＭＡ制御部３及び０２０部２に対して、同図（ｉ）に示
す如くレディ信号１５を返して、データバス１３上に有
効なデータが存在することを通知する。ＤＭＡ制御部３
は、１０部４からレディ信号１５を受取ると、メモリ部
５に対して同図（ｆ）に示す如（ＭＷＲ１２を出してデ
ータバス１３上のデータをメモリ部５の書込むべきアド
レスへ書込む。メモリ部５への書込みが終了すると、メ
モリ部５は、ＤＭＡ制御部３及び０２０部２に対して、
同図（ｊ）に示す如くレディ信号１６を返す。Ｄ、ＭＡ
制御部３はレディ信号１６を受取ると、同図（ｅ）に示
すｌ０ＲＤＩ １をオフし、同図（ｆ）に示すＭＷＲ１
２をオフし、次に同図（ｃ）、（ｄ）に示すＨＲＥＱ８
、 ＤＡＣＫＩ Ｏをオフとする。０２０部２は、Ｈ
ＲＥＱ８がオフになると、同図（Ｃ）に示す如＜ ）！
ＡＣＫ９をオフし、すぐに自分自身のバス動作を再開す
る。
全ての出力信号をハイインピーダンス状態にする（オフ
状態とする）。ＤＭＡ制御部３は、ＨＡＣＫ ９を受取
ると、１０部４に対して同図（ｄ）に示す如くＤＡＣＫ
ＩＯを出すと同時に同図（ｅ）に示す如く１０ＲＤＩ
１を出して、同図（ｇ）、（ｈ）に示すタイミングで１
０部４からアドレス信号にもとづきデータを読出す。ま
た、ＤＭＡ制御部３は、メモリ部５の書込むべきアドレ
スを同図（ｈ）に示すタイミングでアドレスバス１４に
のせる。１０部４は、ＤＡＣＫＩＯを受取ると、同図（
ｄ）に示すＤＡＣに１０の立上がりエツジにもとづく同
図（ａ）に示すようにＤＲＥＱ７をオフとする。また、
１０部４は、ｌ０ＲＤＩ １に対して読出したデータを
データバス１３上にのせる。それから、１０部４は、Ｄ
ＭＡ制御部３及び０２０部２に対して、同図（ｉ）に示
す如くレディ信号１５を返して、データバス１３上に有
効なデータが存在することを通知する。ＤＭＡ制御部３
は、１０部４からレディ信号１５を受取ると、メモリ部
５に対して同図（ｆ）に示す如（ＭＷＲ１２を出してデ
ータバス１３上のデータをメモリ部５の書込むべきアド
レスへ書込む。メモリ部５への書込みが終了すると、メ
モリ部５は、ＤＭＡ制御部３及び０２０部２に対して、
同図（ｊ）に示す如くレディ信号１６を返す。Ｄ、ＭＡ
制御部３はレディ信号１６を受取ると、同図（ｅ）に示
すｌ０ＲＤＩ １をオフし、同図（ｆ）に示すＭＷＲ１
２をオフし、次に同図（ｃ）、（ｄ）に示すＨＲＥＱ８
、 ＤＡＣＫＩ Ｏをオフとする。０２０部２は、Ｈ
ＲＥＱ８がオフになると、同図（Ｃ）に示す如＜ ）！
ＡＣＫ９をオフし、すぐに自分自身のバス動作を再開す
る。
以上のようにして１回のＤＭＡ転送が行なわれていた。
（発明が解決しようとする課題）
しかしながら、上述した従来のＤＭＡ転送方式では、第
３図（ｈ）に示すようにアドレスバス１４の空いている
時間１＋ （このときのデータバス１３も、アドレス
信号が未だ送出されていないので、空いている） 即ち
バス（アドレスバス１４、データバス１３）を必要とし
ない時間ｔ１が存在する。この時間ｔ１においては、０
２０部２は、バス動作が可能であるにも拘らず、ＨＡ（
Ｊ ９を送出し続けている（ホールド状態にある）ため
［同図（Ｃ）］、バスを利用できずＣＰＵのスループッ
トを低下させているという問題点がある。
３図（ｈ）に示すようにアドレスバス１４の空いている
時間１＋ （このときのデータバス１３も、アドレス
信号が未だ送出されていないので、空いている） 即ち
バス（アドレスバス１４、データバス１３）を必要とし
ない時間ｔ１が存在する。この時間ｔ１においては、０
２０部２は、バス動作が可能であるにも拘らず、ＨＡ（
Ｊ ９を送出し続けている（ホールド状態にある）ため
［同図（Ｃ）］、バスを利用できずＣＰＵのスループッ
トを低下させているという問題点がある。
そこで、本発明の目的は、中央処理装置部（ｃｐｕ部）
のスルーブツトの向上を図るようにしたＤＭＡ転送方式
を提供することにある。
のスルーブツトの向上を図るようにしたＤＭＡ転送方式
を提供することにある。
（課題を解決するための手段）
本発明は、ＤＭＡ制御部により入出力部とメモリ部間の
データ転送を行なうＤＭＡ転送方式において、中央処理
装置部の外部に設けられ、前記中央処理装置部と前記Ｄ
ＭＡ制御部のバス権の調停を行なうバス権調停部と、前
記入出力部からのデータバスと前記メモリ部が接続され
た前記中央処理装置部のデータバス間に配設され、デー
タを記憶することができると共に、前記バス権調停部の
出力に基づいて両データバスの方向接続や分離を行なう
切替部を備え、ＤＭＡ転送期間中のうち、前記中央処理
装置部に接続されたバスの前記ＤＭＡ制御部による未使
用の期間に、前記中央処埋装置部のバス権要求があると
き、前記切替部により前記両データバスを分離し、前記
中央処理装置部のバス動作を可能ならしめるようにして
なるものである。
データ転送を行なうＤＭＡ転送方式において、中央処理
装置部の外部に設けられ、前記中央処理装置部と前記Ｄ
ＭＡ制御部のバス権の調停を行なうバス権調停部と、前
記入出力部からのデータバスと前記メモリ部が接続され
た前記中央処理装置部のデータバス間に配設され、デー
タを記憶することができると共に、前記バス権調停部の
出力に基づいて両データバスの方向接続や分離を行なう
切替部を備え、ＤＭＡ転送期間中のうち、前記中央処理
装置部に接続されたバスの前記ＤＭＡ制御部による未使
用の期間に、前記中央処埋装置部のバス権要求があると
き、前記切替部により前記両データバスを分離し、前記
中央処理装置部のバス動作を可能ならしめるようにして
なるものである。
（作用）
従って、ＤＭＡ制御部により、入出力部とメモリ部との
間でＤＭＡ転送を行なう場合、中央処理装置部の外部に
設けたバス権調停部により中央処理装置部とＤＭＡ制御
部のバス権の調停を行ない、ＤＭＡ転送期間中のうち、
中央処理装置部に接続されたバスのＤＭＡ制御部による
未使用の期間に、たとえば、入出力部のデータリードあ
るいはデータライトにかかる時間に、中央処理装置部の
バス権要求があるとき、切替部によりメモリ部が接続さ
れた中央処理装置部のデータバスを入出力部のデータバ
スと分離し、中央処理装置部のバス動作を可能ならしめ
るようにしたので、従来に比べ中央処理装置部のスルー
ブツトの向上が図られる。
間でＤＭＡ転送を行なう場合、中央処理装置部の外部に
設けたバス権調停部により中央処理装置部とＤＭＡ制御
部のバス権の調停を行ない、ＤＭＡ転送期間中のうち、
中央処理装置部に接続されたバスのＤＭＡ制御部による
未使用の期間に、たとえば、入出力部のデータリードあ
るいはデータライトにかかる時間に、中央処理装置部の
バス権要求があるとき、切替部によりメモリ部が接続さ
れた中央処理装置部のデータバスを入出力部のデータバ
スと分離し、中央処理装置部のバス動作を可能ならしめ
るようにしたので、従来に比べ中央処理装置部のスルー
ブツトの向上が図られる。
（実施例）
次に本発明の実施例につき、図面を用いて説明する。
第１図は本発明によるＤＭＡ転送方式の一実施例を示す
ブロック図であって、同図において第２図と同−又は相
当部分には同符号を用いている。
ブロック図であって、同図において第２図と同−又は相
当部分には同符号を用いている。
第１図において、１７はバス権の調停機能をもつバス権
調停部、１８はデータバス１３とＩＯ部４を直接接続す
ることを防ぐ目的で設けられた双方向バッファであって
、この双方向バッファ１８によって、データバス１３と
ＩＯデータバス１９とが分離されている。ここに、２０
は、ＤＭＡ制御部３からバス権調停部１７へ出力される
メモリライト信号、２１は０２０部２からバス権調停部
１７へ出力されるＣＰＵバス権要求信号であって、この
ＣＰＵバス権要求信号２１は、バス権を獲得した際のバ
ス動作（メモリ部５のリード、ライト及びＩＯ部４のリ
ード、ライト等）の定義の意味も含んでいる。２２は０
２０部２に対してバス使用許可を出すＣＰＵバス権許可
信号、２３はＤＭＡ制御部３からバス権調停部１７へ出
力されるメモリリード信号、２４は０２０部２のバス動
作の終了を示すレディ信号、２５は双方向バッファ１８
のドライブ方向を決定するデータドライブ方向信号、２
６はバス権調停部１７からＤＭＡ制御部３へ供給される
ＤＭＡ制御部３のアドレスバスイネーブル信号である。
調停部、１８はデータバス１３とＩＯ部４を直接接続す
ることを防ぐ目的で設けられた双方向バッファであって
、この双方向バッファ１８によって、データバス１３と
ＩＯデータバス１９とが分離されている。ここに、２０
は、ＤＭＡ制御部３からバス権調停部１７へ出力される
メモリライト信号、２１は０２０部２からバス権調停部
１７へ出力されるＣＰＵバス権要求信号であって、この
ＣＰＵバス権要求信号２１は、バス権を獲得した際のバ
ス動作（メモリ部５のリード、ライト及びＩＯ部４のリ
ード、ライト等）の定義の意味も含んでいる。２２は０
２０部２に対してバス使用許可を出すＣＰＵバス権許可
信号、２３はＤＭＡ制御部３からバス権調停部１７へ出
力されるメモリリード信号、２４は０２０部２のバス動
作の終了を示すレディ信号、２５は双方向バッファ１８
のドライブ方向を決定するデータドライブ方向信号、２
６はバス権調停部１７からＤＭＡ制御部３へ供給される
ＤＭＡ制御部３のアドレスバスイネーブル信号である。
このような構成ものとに、工０部４からメモリ部５へＤ
ＭＡ転送を行なう場合の動作を第４図を用いて説明する
。なお、第４図は第１図の動作を説明するためのタイミ
ングチャートである。
ＭＡ転送を行なう場合の動作を第４図を用いて説明する
。なお、第４図は第１図の動作を説明するためのタイミ
ングチャートである。
まず、ＩＯ部４からＤＭＡ制御部３ヘロＲＥＱ７により
ＤＭＡ要求を出す。ＤＭＡ制御部３はＤＲＥＱ７を受取
ると、バス権調停部１７へ第４図（ａ）に示す如＜ ）
（ＲＥＱ８ ’を出す。バス権調停部１７は、ＤＲＥＱ
８ ’を受取ると、０２０部２からのＣＰＵバス権要求
信号２１の状態を調べる。そして、ＣＰＵバス権要求信
号２１の状態により次のような動作を行なう。
ＤＭＡ要求を出す。ＤＭＡ制御部３はＤＲＥＱ７を受取
ると、バス権調停部１７へ第４図（ａ）に示す如＜ ）
（ＲＥＱ８ ’を出す。バス権調停部１７は、ＤＲＥＱ
８ ’を受取ると、０２０部２からのＣＰＵバス権要求
信号２１の状態を調べる。そして、ＣＰＵバス権要求信
号２１の状態により次のような動作を行なう。
（１）ＣＰＵバス権要求信号２１がオン状態であり、か
つＣＰＵバス権許可信号２２がオン状態である場合、−
即ち０２０部２がバス権を獲得してバス動作中である場
合、バス権調停部１７は０２０部２のバス動作が終了す
るのを待って、同図（ｂ）に示す如＜ ＨＡＣＫ９ ’
をオンにし、ＤＭＡ制御部３ヘバス権を与える。
つＣＰＵバス権許可信号２２がオン状態である場合、−
即ち０２０部２がバス権を獲得してバス動作中である場
合、バス権調停部１７は０２０部２のバス動作が終了す
るのを待って、同図（ｂ）に示す如＜ ＨＡＣＫ９ ’
をオンにし、ＤＭＡ制御部３ヘバス権を与える。
（２）ＣＰＵバス権要求傭号２１がオフ状態である場合
、即ち０２０部２がバス動作を行なっていない場合は、
即）ＩＡｃＫ９’を同図（ｂ）に示す如くオンにし、Ｄ
ＭＡ制御部３ヘバス権を与える。
、即ち０２０部２がバス動作を行なっていない場合は、
即）ＩＡｃＫ９’を同図（ｂ）に示す如くオンにし、Ｄ
ＭＡ制御部３ヘバス権を与える。
バス権調停部１７は、ＤＭＡ制御部３ヘバス権を与えて
も、ＤＭＡ制御部３からのメモリリード信号２３又はメ
モリライト信号２０がオンとならない（供給されない）
限′す、即ち同図（ｂ）（ｋ）で示される期間ｔ２の間
において、ＣＰＵバス権要求信号２１がオンになる（供
給される）と、ＣＰＵ部２ヘバス権を与え、０２０部２
のバス動作が可能となる。この期間ｔ２は、ＤＭＡ転送
期間中、０２０部２に接続されたデータバス１３、アド
レスバス１４のＤＭＡ制御部３による未使用の期間であ
り、ここでは、たとえばＤＭＡ制御部３により１０部４
のデータリードにかかる時間である。但し、この０２０
部２によるバス権要求の際、０２０部２がアクセスする
相手が、ＤＭＡ転送を要求している１０部４である場合
には、バス権調停部１７は、０２０部２に対するＣＰＵ
レディ信号２４をオフにしてＣＰＵバス権要求信号２１
を保留する。これは、ＤＭＡ制御部３と０２０部２のア
クセスが１０部４に対して同時に起こらないようにする
ためである。この保留動作をアドレスバス１４をバス権
調停部１７へ引込んでＩＯアドレスのデコードが行なえ
るようにしである。
も、ＤＭＡ制御部３からのメモリリード信号２３又はメ
モリライト信号２０がオンとならない（供給されない）
限′す、即ち同図（ｂ）（ｋ）で示される期間ｔ２の間
において、ＣＰＵバス権要求信号２１がオンになる（供
給される）と、ＣＰＵ部２ヘバス権を与え、０２０部２
のバス動作が可能となる。この期間ｔ２は、ＤＭＡ転送
期間中、０２０部２に接続されたデータバス１３、アド
レスバス１４のＤＭＡ制御部３による未使用の期間であ
り、ここでは、たとえばＤＭＡ制御部３により１０部４
のデータリードにかかる時間である。但し、この０２０
部２によるバス権要求の際、０２０部２がアクセスする
相手が、ＤＭＡ転送を要求している１０部４である場合
には、バス権調停部１７は、０２０部２に対するＣＰＵ
レディ信号２４をオフにしてＣＰＵバス権要求信号２１
を保留する。これは、ＤＭＡ制御部３と０２０部２のア
クセスが１０部４に対して同時に起こらないようにする
ためである。この保留動作をアドレスバス１４をバス権
調停部１７へ引込んでＩＯアドレスのデコードが行なえ
るようにしである。
バス権を与えられたＤＭＡ制御部３は、前述したように
して１０部４からデータを同図（ｉ）に示すタイミング
でＩＯデータバス１９上に読出して、双方向バッファ１
８を切替えると共に、１０部４からの応答信号であるレ
ディ信号１５′を同図（ｇ）に示す如く受取ると、バス
権調停部１７ヘメモリライト信号２０を同図（ｋ）に示
す如く出力する。バス権調停部１７は、ＤＭＡ制御部３
からメモリライト信号２０を受取ると、ＤＭＡ制御部３
のバス権要求があった時と同様に０２０部２のバス動作
状態を調べ、０２０部２のバス動作終了を待つか、ある
いは０２０部２からのバス権要求を保留して、メモリラ
イト信号２０によるＭＷＲ１２’を同図（ａ）に示す如
くオンにする。また、この時同時にバス権調停部１７は
、ＣＰＵバス権許可信号２２をオフにする。０２０部２
は、このＣＰＵバス権許可信号２２がオフになると、即
ＣＰＵバス権要求信号２１を除いて他の全ての出力信号
をオフ状態（ハイインピーダンス状態）にしなければな
らない。また、バス権調停部１７は、ＤＭＡ制御部３ヘ
アドレスバスイネ一ブル信号２６を供給して、ＤＭＡ制
御部３の出力するアドレスを同図（ｆ）に示すタイミン
グでアドレスバス１４上にのせる。更に、バス権調停部
１７は、同図（ｊ）に示す如くデータドライブ方向信号
２５を双方向バッファ１８に供給し、これにより工０部
４からメモリ部５の方向へ、即ちＩＯデータバス１９か
らデータバス１３の方向へ双方向バッファ１８を切替え
、１０部４からのデータを、データバス１３を介してメ
モリ部５へ同図（ｅ）に示すタイミングで書込む。次に
メモリ部５は同図（ｈ）に示す如く応答信号であるレデ
ィ信号１６′をＤＭＡ制御部３及びバス権調停部１７へ
供給する。ＤＭＡ制御部３がメモリ部５からのレディ信
号１６′を受取り、同図（Ｃ）（ａ）、（ｋ）に示すよ
うに、ｌ０ＲＤＩ １ ’ 、 １（ＲＥＱ８′及びメ
モリライト信号２０をオフにする。そしてメモリライト
信号２０がオフになると、バス権調停部１７は同図（ｄ
）に示す如＜ＭＷＲ１２′をオフにすると共に、保留し
ていた０２０部２からのバス権要求を受理し、ＣＰＵバ
ス権許可信号２２をオンし、０２０部２にＣＰＵバス権
許可信号２２を供給する。また、ＤＭＡ制御部３がレデ
ィ信号１６′のオフにもとづき、バス権調停部１７に対
するＨＲＥＱ８ ’ をオフにすると、直ちにバス権調
停部１７は、同図（ｂ）に示す如くＨＡＣＫ９’ をオ
フにして１回のＤＭＡ転送を終了する。
して１０部４からデータを同図（ｉ）に示すタイミング
でＩＯデータバス１９上に読出して、双方向バッファ１
８を切替えると共に、１０部４からの応答信号であるレ
ディ信号１５′を同図（ｇ）に示す如く受取ると、バス
権調停部１７ヘメモリライト信号２０を同図（ｋ）に示
す如く出力する。バス権調停部１７は、ＤＭＡ制御部３
からメモリライト信号２０を受取ると、ＤＭＡ制御部３
のバス権要求があった時と同様に０２０部２のバス動作
状態を調べ、０２０部２のバス動作終了を待つか、ある
いは０２０部２からのバス権要求を保留して、メモリラ
イト信号２０によるＭＷＲ１２’を同図（ａ）に示す如
くオンにする。また、この時同時にバス権調停部１７は
、ＣＰＵバス権許可信号２２をオフにする。０２０部２
は、このＣＰＵバス権許可信号２２がオフになると、即
ＣＰＵバス権要求信号２１を除いて他の全ての出力信号
をオフ状態（ハイインピーダンス状態）にしなければな
らない。また、バス権調停部１７は、ＤＭＡ制御部３ヘ
アドレスバスイネ一ブル信号２６を供給して、ＤＭＡ制
御部３の出力するアドレスを同図（ｆ）に示すタイミン
グでアドレスバス１４上にのせる。更に、バス権調停部
１７は、同図（ｊ）に示す如くデータドライブ方向信号
２５を双方向バッファ１８に供給し、これにより工０部
４からメモリ部５の方向へ、即ちＩＯデータバス１９か
らデータバス１３の方向へ双方向バッファ１８を切替え
、１０部４からのデータを、データバス１３を介してメ
モリ部５へ同図（ｅ）に示すタイミングで書込む。次に
メモリ部５は同図（ｈ）に示す如く応答信号であるレデ
ィ信号１６′をＤＭＡ制御部３及びバス権調停部１７へ
供給する。ＤＭＡ制御部３がメモリ部５からのレディ信
号１６′を受取り、同図（Ｃ）（ａ）、（ｋ）に示すよ
うに、ｌ０ＲＤＩ １ ’ 、 １（ＲＥＱ８′及びメ
モリライト信号２０をオフにする。そしてメモリライト
信号２０がオフになると、バス権調停部１７は同図（ｄ
）に示す如＜ＭＷＲ１２′をオフにすると共に、保留し
ていた０２０部２からのバス権要求を受理し、ＣＰＵバ
ス権許可信号２２をオンし、０２０部２にＣＰＵバス権
許可信号２２を供給する。また、ＤＭＡ制御部３がレデ
ィ信号１６′のオフにもとづき、バス権調停部１７に対
するＨＲＥＱ８ ’ をオフにすると、直ちにバス権調
停部１７は、同図（ｂ）に示す如くＨＡＣＫ９’ をオ
フにして１回のＤＭＡ転送を終了する。
以上の説明から判かるように、ＤＭＡ制御部３により１
０部４とメモリ部５との間でＤＭＡ転送を行なう場合、
ここでは１０部４からメモリ部５へＤＭＡ転送を行なう
場合、０２０部２の外部に設けたバス権調停部１７によ
り０２０部２とＤＭＡ制御部３のバス権の調停を行なっ
ている。
０部４とメモリ部５との間でＤＭＡ転送を行なう場合、
ここでは１０部４からメモリ部５へＤＭＡ転送を行なう
場合、０２０部２の外部に設けたバス権調停部１７によ
り０２０部２とＤＭＡ制御部３のバス権の調停を行なっ
ている。
このバス権調停部１７は、ＤＭＡ制御部３ヘバス権を与
え、ＤＭＡ転送期間中でも、メモリライト信号２０（メ
モリ部５ヘデータを書込むべくＤＭＡ制御部３がバス権
調停部１７へ指示する信号）が第４図（ｋ）に示す如く
オンしない限り、即ち同図（ｂ）、（ｋ）で示される期
間ｔ２（ｃｐ、ｕ部２に接続されたデータバス１３．ア
ドレスバス１４のＤＭＡ制御部３による未使用の期間）
（本実施例ではこの期間ｔ２内で１０部４のデータリー
ドが行なわれている）において、ＣＰＵバス権要求信号
２１がバス権調停部１７に供給された場合、０２０部２
にバス権を与えても双方向バッファ１８によりメモリ部
５が接続された０２０部２のデータバス１３を１０部４
のＩＯデータバス１９と分離し、ＣＰＵ部２のバス動作
を可能としたので、ＣＰＵ部２のスループットの向上を
図ることができる。
え、ＤＭＡ転送期間中でも、メモリライト信号２０（メ
モリ部５ヘデータを書込むべくＤＭＡ制御部３がバス権
調停部１７へ指示する信号）が第４図（ｋ）に示す如く
オンしない限り、即ち同図（ｂ）、（ｋ）で示される期
間ｔ２（ｃｐ、ｕ部２に接続されたデータバス１３．ア
ドレスバス１４のＤＭＡ制御部３による未使用の期間）
（本実施例ではこの期間ｔ２内で１０部４のデータリー
ドが行なわれている）において、ＣＰＵバス権要求信号
２１がバス権調停部１７に供給された場合、０２０部２
にバス権を与えても双方向バッファ１８によりメモリ部
５が接続された０２０部２のデータバス１３を１０部４
のＩＯデータバス１９と分離し、ＣＰＵ部２のバス動作
を可能としたので、ＣＰＵ部２のスループットの向上を
図ることができる。
なお、本実施例においては、１０部４からメモリ部５へ
ＤＭＡ転送を行なう場合について言及したが、本発明は
これに限定されることなくメモリ部５からＩＯ部４へＤ
ＭＡ転送を行なう場合でも前述した本実施例の場合と同
様のことがいえる。
ＤＭＡ転送を行なう場合について言及したが、本発明は
これに限定されることなくメモリ部５からＩＯ部４へＤ
ＭＡ転送を行なう場合でも前述した本実施例の場合と同
様のことがいえる。
この場合には、ＤＭＡ転送期間中、メモリリード信号２
３が再びオンしない限り、ＣＰＵ部２に接続されたデー
タバス１３．アドレスバス１４の、ＤＭＡ制御部３によ
る未使用の期間（ＩＯ部４ヘデータを書込む時間）に、
ＣＰＵ部のバス権要求、があればバス権調停部１７はＣ
ＰＵ部２にバス権を与えても、双方向バッファ１８によ
りデータバス１３とＩＯデータバス１９が分離されるの
で、ＣＰＵ部２のバス動作が可能となる。これにより本
実施例と同様にＣＰＵ部２のスルーブツトの向上が図ら
れる。
３が再びオンしない限り、ＣＰＵ部２に接続されたデー
タバス１３．アドレスバス１４の、ＤＭＡ制御部３によ
る未使用の期間（ＩＯ部４ヘデータを書込む時間）に、
ＣＰＵ部のバス権要求、があればバス権調停部１７はＣ
ＰＵ部２にバス権を与えても、双方向バッファ１８によ
りデータバス１３とＩＯデータバス１９が分離されるの
で、ＣＰＵ部２のバス動作が可能となる。これにより本
実施例と同様にＣＰＵ部２のスルーブツトの向上が図ら
れる。
本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。
を逸脱しない範囲で種々の応用及び変形が考えられる。
（発明の効果）
上述したように本発明によるＤＭＡ転送方式を用いれば
、中央処理装置部の外部に設けたバス権調停部により中
央処理袋′置部とＤＭＡ制御部のバス権の調停を行ない
、ＤＭＡ転送期間中のうち、中央処理装置部に接続され
たバスのＤＭＡ制御部による未使用の期間に、中央処理
装置部のバス権要求があるとき、切替部によりメモリ部
が接続された中央処理装置部のデータバスを入出力部の
データバスと分離し、中央処理装置部がバス動作を行な
うことができるようにしたので、従来に比べ中央処理装
置部のスルーブツトの向上が図れるなどの効果を奏する
。
、中央処理装置部の外部に設けたバス権調停部により中
央処理袋′置部とＤＭＡ制御部のバス権の調停を行ない
、ＤＭＡ転送期間中のうち、中央処理装置部に接続され
たバスのＤＭＡ制御部による未使用の期間に、中央処理
装置部のバス権要求があるとき、切替部によりメモリ部
が接続された中央処理装置部のデータバスを入出力部の
データバスと分離し、中央処理装置部がバス動作を行な
うことができるようにしたので、従来に比べ中央処理装
置部のスルーブツトの向上が図れるなどの効果を奏する
。
第１図は本発明によるＤＭＡ転送方式の一実施例を示す
ブロック図、第２図は従来のＤＭＡ転送方式の一例を示
すブロック図、第３図は第２図の動作を説明するための
タイミングチャート、第４図は第１図の動作を説明する
ためのタイミングチャートである。 ２・・・ＣＰＵ部、３・・−ＤＭＡ制御部、４・・・Ｉ
Ｏ部、５・・・メモリ部、１７・・・バス権調停部、１
８・・・双方向バッファ。
ブロック図、第２図は従来のＤＭＡ転送方式の一例を示
すブロック図、第３図は第２図の動作を説明するための
タイミングチャート、第４図は第１図の動作を説明する
ためのタイミングチャートである。 ２・・・ＣＰＵ部、３・・−ＤＭＡ制御部、４・・・Ｉ
Ｏ部、５・・・メモリ部、１７・・・バス権調停部、１
８・・・双方向バッファ。
Claims (1)
- 【特許請求の範囲】 ＤＭＡ制御部により入出力部とメモリ部間のデータ転送
を行なうＤＭＡ転送方式において、中央処理装置部の外
部に設けられ、前記中央処理装置部と前記ＤＭＡ制御部
のバス権の調停を行なうバス権調停部と、 前記入出力部からのデータバスと前記メモリ部が接続さ
れた前記中央処理装置部のデータバス間に配設され、デ
ータを記憶することができると共に、前記バス権調停部
の出力に基づいて両データバスの方向接続や分離を行な
う切替部を備え、ＤＭＡ転送期間中のうち、前記中央処
理装置部に接続されたバスの前記ＤＭＡ制御部による未
使用の期間に、前記中央処理装置部のバス権要求がある
とき、前記切替部により前記両データバスを分離し、前
記中央処理装置部のバス動作を可能ならしめるようにし
たことを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750289A JPH034349A (ja) | 1989-06-01 | 1989-06-01 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750289A JPH034349A (ja) | 1989-06-01 | 1989-06-01 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034349A true JPH034349A (ja) | 1991-01-10 |
Family
ID=15200166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750289A Pending JPH034349A (ja) | 1989-06-01 | 1989-06-01 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348545B1 (ko) * | 1997-05-30 | 2002-08-14 | 산요 덴키 가부시키가이샤 | 통신 ｄｍａ 장치 |
| US7225855B2 (en) | 2004-11-24 | 2007-06-05 | Ykk Corporation | Motor drive injection unit, die cast machine having the unit, and motor drive injection method |
-
1989
- 1989-06-01 JP JP13750289A patent/JPH034349A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348545B1 (ko) * | 1997-05-30 | 2002-08-14 | 산요 덴키 가부시키가이샤 | 통신 ｄｍａ 장치 |
| US7225855B2 (en) | 2004-11-24 | 2007-06-05 | Ykk Corporation | Motor drive injection unit, die cast machine having the unit, and motor drive injection method |
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