JPS61199153A - データ処理装置 - Google Patents

データ処理装置

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JPS61199153A
JPS61199153A JP60253020A JP25302085A JPS61199153A JP S61199153 A JPS61199153 A JP S61199153A JP 60253020 A JP60253020 A JP 60253020A JP 25302085 A JP25302085 A JP 25302085A JP S61199153 A JPS61199153 A JP S61199153A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は複数の装置間のバスへのアクセスを調停するた
めのバスアービタに関する。
Ｂ、従来技術 データ処理システムにおいてＩ１０装置をＣＰＵに接続
するための構成はこれまでにもいろいろある。Ｉ１０装
置の速度に比べてＣＰＵの速度が増してくると、それに
伴って、Ｉ１０装置を制御する機能がデータ処理システ
ムの全体的な性能に大きな影響を与えるようになってく
る。したがって、この制御機能は主プロセツサではなく
Ｉ１０チャネルコントローラ（ＩＯＣＧ）に割り当てら
れていた。Ｉ１０チャネルコントローラは主として、Ｃ
ＰＵと、異なるタイプの任意数のＩ１０装置が接続され
るＩ１０バスと、の間のインターフェースを制御するも
のである。
システムメモリがＣＰＵと分離しており且つ自身のメモ
リコントローラおよびメモリバスを有しているような多
くのシステムでは、Ｉ１０チャネルコントローラはメモ
リコントローラともインターフェースし、これにより、
Ｉ１０装置とシステムメモリとの間でＩ１０データ経路
を確立することができる。
Ｉ１０サブシステムが、ディスプレイ、プリンタ、およ
びディスク（またはテープ）記憶装置のような限られた
数の従来のＩ１０装置を含む場合は、その制御は比較的
簡単である。というのは、バスは一般的には過負荷しな
らずしかも簡単なポーリング機構もしくは優先付け（ま
たはその双方）でうまく働くからである。ＣＰＵのボー
ド外に様々なタイプの機構が置かれる場合は、Ｉ１０チ
ャネルコントローラは、バス上の他の装置の性能に影響
を与えずにそれらのデータ転送の要件を満たすことがで
きなければならない、ＣＰＵの割込み制御機構およびメ
モリリフレッシュ機構がＩ１０バス上に置かれるような
システムにおいて、工１０バスへの適切なアクセスを行
うのに一般的には従来の手法で通用してきた。
ところで主に数値データ処理に関係するデータ処理シス
テムの幾つかのアプリケーションにおいては、ＣＰＵは
成る期間にわたって拘束される場合がある。ＣＰＵの数
値処理が完了するまでオペレータが待っていなければな
らないような対話式システムでは、その時間がわずか１
〜２分であってもオペレータにとっては許容しがたく、
しかもこれはシステムの全体的な性能にも影響を与える
。
これを避けるため、システムの工／○バスにコプロセッ
サを付加できるようにすることが提案された。そのよう
な構成は容易に実現できるが、そうなるとバスへのアク
セスを許可するための従来の手法はもはや有効ではない
。というのは、コプロセッサは主システムメモリから、
命令を得るため系統的な基準でＩ１０バスへのアクセス
を必要とするからである。コプロセッサの命令取出しオ
ペレーションは、コプロセッサのメモリのリフレッシュ
に必要のない全ての時間でＩ１０バスを効率よく使用で
きるだろう。もし許されるなら、コプロセッサは工／○
バスに接続された他の全ての装置からの・要求を除外す
るようにＩ１０バスを使用するであろう、コプロセッサ
は時間的にいうと命令取出しオペレーションが９０％、
コプロセッサのためのメモリリフレッシュオペレーショ
ンが、残り１０％であろうから、Ｉ１０バスは過負荷に
なる。
Ｉ１０バスに接続された全てのＩ１０装置が最大能力で
走行すると、Ｉ１０バスが過負荷になるので従来の優先
付は機構は成る装置を工／○バスから締め出すことにな
るであろう。
Ｃ０発明が解決しようとする問題点 以上説明したように、Ｉ１０バスに複数の周辺装置およ
びコプロセッサが接続されたＩ１０サブシステムにおい
ては従来のＩ１０バスアービタを用いる限りは、コプロ
セッサを含む周辺装置の全てがＩ１０バスを効率よく利
用するというのは不可能である。
したがって本発明の目的は、装置の全てがバスを効率よ
く利用できるようにすることである。
Ｄ０問題点を解決するための手段 この目的を達成するため、複数の装置間のバスへのアク
セスを調停する本発明のバスアービタは、複数の装置の
中の特定の装置以外のどの装置からも要求がないときに
はこの特定の装置にバスへのアクセス権を与えておき、
この特定の装置以外の装置から要求があればこの特定の
装置にバスを解放させるようにしたことを特徴とする。
上記バスがＩ１０バスであり、上記特定の装置がコプロ
セッサであるような実施例を用いて本発明の作用を以下
に説明する。
Ｅ、実施例 はじめに本発明の作用と共に実施例の概略を説明する１
本実施例は、ＣＰＵと、メモリシステムと、Ｉ１０サブ
システムと、から成るデータ処理システムに診けるＩ１
０サブシステムに本発明を適用したものである。工１０
サブシステムは工１０バスとＩ１０チャネルコントロー
ラを含み、工１０バスには複数の周辺装置が接続される
。複数の周辺装置のうちの１つがコプロセッサである。
この実施例では本発明のバスアービタは、コプロセッサ
を含むこれら複数の周辺装置のＩ１０バスへのアクセス
を調停するものとして働く、コプロセッサは普通は、自
身のメモリのリフレッシュと、システムメモリからの命
令の取出しとで、Ｉ１０バスの利用可能な容量を全て使
ってしまうであろう。
本発明のパスアービタを上記のような環境に適用すれば
、Ｉ１０バスの利用効率は改善される。
本発明のバスアービタは実施例では、命令取出しオペレ
ーションの場合にはコプロセッサを優先順位の低いもの
として認識する。命令取出しオペレーションの優先順位
はＩ１０バスに接続された他の全ての周辺装置よりも低
い（すなわち最も低い）ものでよい。バスアービタは、
さらに、コプロセッサのメモリのリフレッシュオペレー
ションおよびＣＰＵからのＰＩＯ（プログラムされたＩ
　１０）要求を優先順位の高いものとして認識する。し
たがって、優先順位の高い要求がない限りはコプロセッ
サは工／○バスのアクセス権を保持することができる。
優先順位の高い要求があったときは。
そのバスサイクルでＩ１０バスが使用可能になった時点
でコプロセッサはＩ１０バスを解放する。
Ｉ１０バスを解放した後、コプロセッサはＩ１０バスへ
のアクセス要求を絶えず発し続け、優先順位の高い要求
が出されなくなったときに再びアクセス権が与えられる
。
本実施例によれば、既存のＩ１０チャネルプロトコルを
変更せず且つコプロセッサに余分の入力ビンを必要とせ
ずに、コプロセッサはＩ１０バスを解放することができ
る０本実施例のアービタは。
コプロセッサの１つのバス信号は通常のアービトレーシ
ョン信号とは異なっている。コプロセッサに割り当てら
れたソケットは、コプロセッサのこの特別のバス信号と
ほとんどのＩ１０装置が使用しない１つの信号とを入れ
換えるように変更する。
データ処理システムにコプロセッサを設けないときは、
他の全ての周辺装置は実質的にはこの特別のソケットを
問題なく使うことができる。Ｉ１０バスにコプロセッサ
がなくても、Ｉ１０バスおよびそのプロトコルの通常の
使用には影響はない。
コプロセッサ以外のＩ１０装置はＩ　／　Ｏハスのアク
セス権を自発的に放棄しない限りはこれを保持すること
ができ、一方、コプロセッサはこれらのＩ１０装置から
のアクセスの要求があればこれに応答してＩ１０バスの
アクセス権を放棄する。
しかしながら、コプロセッサはアクセスの要求を絶えず
出し続けているので、他のＩ１０装置からの要求がなく
なればＩ１０バスのアクセス権は自動的にコプロセッサ
に与えられる。これが本発明の作用である。
以下、図面を参照しながら本実施例を詳述する。
第３図に示すように、データ処理システムはＣＰＵｌ０
、メモリコントローラ１１、ＲＯ８（Ｒｅａｄ　０ｎｌ
ｙ　Ｓｔｏｒａｇｅ）　１２、リフレッシュ／チャージ
部ＲＥＦ／ＣＨＧ１３、およびＩ１０チャネルコントロ
ーラ（以下、ｌ０ＣＧという）１４Ａを有する。好適に
は、これらの構成要素はそれぞれ別のＩ　Ｃ（Ｉｎｔｅ
ｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ）モジュールで構成され
、通常の印刷回路カード１５に取り付けられる。回路カ
ード１５は以下の説明ではプロセッサカード１５と呼ぶ
。
このデータ処理システムは、さらに、複数のＲＡＭ１Ｂ
を有する。これらのＲＡＭ１Ｂも同様にメモリカード１
７に取り付けられた集積メモリモジュールである。メモ
リバス１８はメモリコントローラ１１とＲＡＭ１６との
間を接続する。ＲＯ８１２およびリフレッシュ／チャー
ジ部１３はメモリバス１８に接続される。メモリバス１
８はデータ信号および制御信号を供給する部分と、ＲＡ
Ｍ１６へのアドレス情報を供給する部分とを含む。
メモリバス１８は３２個のデータラインとアドレス信号
および制御信号用の３２個のラインを有するものとみな
すことができる。メモリバス１８はさらに、データ信号
および制御信号の両方のためのパリティチェックライン
のようなラインを有する。
ＣＰＵｌ０の出力はバスＩＯＢを介してメモリコントロ
ーラ１１およびｌ０ＣＣ１４Ａに接続する。バス１０Ｂ
の幅は６４ビツトである。
図示のＩ１０チャネルコントローラはプロセッサカード
１２上の部分１４Ａと、複数のＩ１０装置の接続された
部分１４Ｂとを有する。第３図に示すように、キｉボー
ドコントローラ２０１通信コントローラ２１１割込みコ
ントローラ２２、およびダイレクトメモリアクセスコン
トローラ（以下、ＤＭＡコントローラという）２３はＩ
１０バス２４に接続される。さらに、Ｉ１０バス２４は
幾つかのソケットを有しており、・これらのソケットに
Ｉ１０カード２６．２７、および２８を差し込むことに
よって他の機能を付加することができる。
第２図にこれをもう少し詳しく示した。幾つかの本来の
Ｉ１０機構はＩ　ＯＣＣ１４Ｂに直接接続され、その他
の機構は取り外し可能なカードを介して提供される。工
１０カード２６．２７、および２８（第３図）は第２図
では参照番号２９で示した。これらのカードは、様々な
ＩＢＭパーソナルコンピュータで使用されている従来の
取り外し可能な標準的カードでもよい、コプロセッサに
は。
ＲＡＭモジュール、通信ポート、およびビデオアダプタ
が設けである。
さらに、適切なディスク記憶装置を接続するためのディ
スク／ディスケットアダプタを設ける。
Ｉ１０バス２４はデータラインおよび制御ラインの両方
を有する。データラインおよび制御ラインの幅はいずれ
も１６ビツトで、そのアーキテクチャはＩＢＭ　　ＰＣ
／ＡＴのＩ１０バスのアーキテクチャと同一である。ア
ービタ３０とシステムの他の構成要素との関係を第１図
に示す、プロセッサカード１５（第３図）はＩ１０バス
に関する省略時″所有者（ｏｗｎｅｒ）　”である。デ
ィスプレイプリンタのようなりＭＡ装置がＩ１０バス２
４を使用したいときは、ＤＭＡコントローラ３１または
３２の一方を介してアービタ３０に要求が必が出される
。その要求を検知すると、アービタ３０はプロセッサカ
ード１５への−ＨＲＱ　（ホールド要求）信号でＩ１０
バス２４の制御を要求する。
そうしてアービタ３０は要求元装置に適切な肯定応答信
号を発生する。この例では、これは＋５ＨＬＤＡ　（共
用ホールド肯定応答）１または２信号である。ＤＭＡコ
ントローラは接続されたＤＭＡ装置からの要求を監視し
それらに優先順位を与えて、どのＤＭＡ装置が肯定応答
信号を受は取るべきかを決める。ＤＭＡコントローラが
特定のＤＭＡ装置への肯定応答ラインを活動化すると、
それはＩ１０バス２４に接続される。
アービタ３０へ供給されるＲＦＲＱ　（リフレッシュ要
求）信号はリフレッシュ回路３４がらくるものである。
リフレッシュ回路３４は、Ｉ１０バス２４に接続されコ
プロセ・ツサによって使用されるメモリにリフレッシュ
信号を供給するために用いる。メモリは周期的にリフレ
ッシュしなければならないので、またはエラーか発生す
るかもしれないので、ＲＦＲＱ信号は、ＤＭＡコントロ
ーラ３１および３２からの＋５ＨＬＤＡ信号および＋５
ＨＬＤＡ信号よりも優先順位は高い。
−ＰＩＯＲＱ（プログラムされたＩ１０要求）信号はプ
ロセッサカード１５から発生されるもので、工１０バス
２４の制御権再獲得に関する要求が未決定のとき活動化
される。この要求は、全てのＤＭＡ要求およびリフレッ
シュ要求が満たされたときだけ許可される。この要求が
許可されると。
アービタ３０は−ＨＲＱ信号を非活動化する。−ＨＲＱ
信号は、Ｉ１０バス２４が解放され今やプロセッサカー
ド１５の制御下にあるということを、プロセッサカード
１５に知らせるためのものである。
アービタ３０への最後の入力はコプロセッサからの十〇
ＰＲＱ　（コプロセッサ要求）信号である。
る、この要求は一〇ＰＡＣＫ　（コプロセッサ肯定応答
）信号によってコプロセッサに背定応答される。コプロ
セッサは命令取出しで約９０％の時間Ｉ１０パス２４を
使用するであろうから、この要求の優先順位は最も低く
、シたがってこの要求はそれよりも優先順位の高い他の
要求があればそれによってしりぞけられる。−ＣＰＡＣ
Ｋ信号が非活動化されると、次のサイクルの終りでコプ
ロセッサがＩ１０バス２４の制御権を放棄し、アービタ
３０への−ＭＳＴ　（マスク）信号が非活動化される。
プロセッサカード１５が制御権を得たいときコプロセッ
サがＩ１０バス２４を使用中であるとすると、コプロセ
ッサの肯定応答信号は非活動化されアービタ３０への＋
ＣＰＲＱ信号が除去される。
コプロセッサは現パスシーケンスを完了し−ＭＳＴ信号
を非活動化して、バスが空いたことをアービタ３０に知
らせる。こうして−ＨＲＱ信号が非活動化される。
以上を要約すると、次のようになる。Ｉ１０バス２４へ
のアクセスを要求できる信号は優先順位の高いものから
、 ＋ＲＦＲＱ ＋５ＨＲＱ１　　　（ＣＨ０，１，２，３）＋５ＨＲＱ
２　　　（ＣＨ５，ｅ、７）ＰＩＯＲＱ ＋ＣＰＲＱ である。
優先順位は線形的である。成る装置にＩ１０バス２４の
制御権が与えられると、その装置は自身の要求を取り下
げるまでその制御権を保持する。
コプロセッサが自身の要求を取り下げるよう強制される
ようなやり方を以下、第４図および第５図を参照しなが
ら説明する。
第４図に示す論理回路はアービタ３０の主要部であり、
バスに接続された他の装置からの要求に応答して−ＣＰ
ＡＣＫ信号を非活動化するよう機能する。参照番号４１
のところはＰＬＡ　（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏ
ｇｉｃ　Ａｒｒａｙ）を含む、ＰＬＡには４つの入力、
すなわち、＋ＣＰＲＱ信号、ＨＩＰＲ（高優先順位）信
号、アービトレーションクロック信号、および−ＭＳＴ
信号が供給される。これまでにも説明したように、コプ
ロセッサの要求信号は、アービタ３０の論理を再び循環
させる目的で落とされるとき以外は絶えず出し続けられ
て。
バスへのアクセスの要求を行っている。この様子を第５
図に示す、肯定応答（高い優先順位を有する任意の背定
応答またはコプロセッサへの肯定応答する）信号の立下
がりで、コプロセッサに、コプロセッサの要求信号を落
としてバスを空けるべきであることを知らせる。第５図
に示すように、これらの事象のシーケンスは１時刻Ｔ１
で上げられるコプロセッサの要求信号から始まる。コプ
ロセッサの要求信号は時刻Ｔ２で上がる肯定応答信号に
よって背定応答されて、コプロセッサは時刻Ｔ３で制御
権を獲得する０時刻Ｔ４でアービタ３０はＲＦＲＱ信号
を受は取り、これにより時刻Ｔ５で背定応答信号が落ち
て、コプロセッサは時刻Ｔ６でバスを解放する。コプロ
セッサの要求信号は時刻Ｔ７から短期間だけ落ちるが時
刻Ｔ８で自動的に上がる。このときバスはどこにも占有
されていないので、時刻Ｔ９で肯定応答信号がｉプロセ
ッサに供給されて、コプロセッサはバスの制御を再開す
る。
時刻ＴｌｌでＤＡＭの要求が出されて、時刻Ｔ１２でコ
プロセッサの肯定応答信号が非活動化される。コプロセ
ッサは時刻Ｔ１３でバスの制御権を放棄して１時刻Ｔ１
４″Ｃｓ′バスの制御権を要求する。ＤＭＡ要求がまだ
続いているので、コプロセッサには肯定応答がなされな
い１時刻Ｔ１５でＤＭＡの要求信号が非活動化されると
、時刻Ｔ１６で肯定応答信号は上がることができる。コ
プロセッサは時刻Ｔ１７でバスの制御権を再び獲得する
が、時刻Ｔ１８で別のＲＦＲＱ信号が発生すればそれを
失う、こうして時刻Ｔ１９で肯定応答信号が落ちて時刻
Ｔ２０でコプロセッサはバスを解放する。したがってコ
プロセッサは時刻Ｔ２１で要求信号を下げる。
その後すぐに時刻Ｔ２２でコプロセッサの別の要求信号
が活動化され、この要求が時刻Ｔ２３で許可される。コ
プロセッサは時刻Ｔ２４で制御権を獲得して１時刻Ｔ２
５で別のＤＭＡ要求を受は取るまでそれを保持する。コ
プロセッサに現バスサイクルの終りで制御権を放棄させ
ることによって、他の装置が制御権を獲得するようにし
た以上の手法で、このオペレーションは続く。
第１図および第６図に示すように、′アービタ減勢”信
号はｌ０ＣＣ１４からアービタ３ｏに供給される。第６
図には＋ＣＰＲＱ信号、　−ＨＲＱ信号、−ＨＬＤＡ信
号、−ＣＰＡＣＫ信号、およびクロック信号のタイミン
グも示しである。メモリコントローラ１１がＤＭＡ転送
でＩ１０チャネルコントローラに例外応答を送る場合、
アービタ３０を減勢することができる。アービタ付勢信
号を供給するためのアービタ３０に在るラッチをアービ
タ減勢信号でリセットする。アービタ減勢信号で、ＤＭ
Ａコントローラ３１および３２もリセットすることがで
きる。このリセットにより、ＤＭＡコントローラはバス
を解放する。このリセットは、メモリコントローラの例
外を生じさせた状況を調整するための機会を提供する。
この例外がコプロセッサによって引き起こされたもので
あるときは、リセット信号はなお、ＤＭＡコントローラ
に送られるのでコプロセッサの肯定応答信号が非活動化
され、これにより、現バスサイクルの終りでコプロセッ
サはバスの制御権を放棄させられる。
アービタ３０は−ＦＯＲ（電源投入リセット）信号がｌ
０ＣＣ１４に供給されたときにも減勢される。プロセッ
サカード１５は−ＣＨＲ８Ｔ　（チャネルリセット）信
号を発生することによりアービタ３０を減勢することも
可能である。
以上に示したアービタによれば、他のＩ１０装置の機能
にはほとんど影響を与えずにデータ処理システムのＩ１
０バスにコプロセッサを接続し工１０バスを効率よく利
用することができる。
Ｆ０発明の詳細 な説明したように本発明によれば、特定の装置の要求（
実施例では、コプロセッサの命令取出しオペレーション
の場合のバスへのアクセス要求）は他の装置からの要求
がない限り許可され、他から要求があればバスが解放さ
れるから、全ての装置はバスを効率よく利用できる。
本発明は、一般的には、バスの利用時間が多いような要
求（実施例ではコプロセッサの命令取出しオペレーショ
ンの場合のバスへのアクセス要求）に適用するのが最も
効果的である。
【図面の簡単な説明】
第１図は本発明のアービタの実施例と他の部分との信号
ラインの関係を説明する図、第２図および第３図は本発
明のアービタを利用することのできるデータ処理システ
ムを示す図、第４図はコプロセッサへの肯定応答信号を
制御するための論理を示す図、第５図はコプロセッサの
Ｉ１０バスの制御の例を示す図、第６図はアービタ３０
の減勢に関係する信号のタイミングを示す図である。 プロセヅ叶・カード。 −　ＣＰＡＣＫ　ｖ４ｔｉｔｓ−ｔ　６論哩第４図

Claims (1)

  1. 【特許請求の範囲】 複数の装置間のバスへのアクセスを調停するバスアービ
    タであつて、 前記複数の装置の中の特定の装置以外のどの装置からも
    要求がないときには該特定の装置に前記バスへのアクセ
    ス権を与えておき、前記特定の装置以外の装置から要求
    があれば前記特定の装置に前記バスを解放させるように
    したことを特徴とするバスアービタ。
JP60253020A 1985-02-28 1985-11-13 データ処理装置 Granted JPS61199153A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US706804 1985-02-28
US06/706,804 US4703420A (en) 1985-02-28 1985-02-28 System for arbitrating use of I/O bus by co-processor and higher priority I/O units in which co-processor automatically request bus access in anticipation of need

Publications (2)

Publication Number Publication Date
JPS61199153A true JPS61199153A (ja) 1986-09-03
JPH0462098B2 JPH0462098B2 (ja) 1992-10-05

Family

ID=24839111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60253020A Granted JPS61199153A (ja) 1985-02-28 1985-11-13 データ処理装置

Country Status (5)

Country Link
US (1) US4703420A (ja)
EP (1) EP0192838B1 (ja)
JP (1) JPS61199153A (ja)
CA (1) CA1238981A (ja)
DE (1) DE3586352T2 (ja)

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