JPS63132365A - バス調停制御方式 - Google Patents
バス調停制御方式Info
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- JPS63132365A JPS63132365A JP61277841A JP27784186A JPS63132365A JP S63132365 A JPS63132365 A JP S63132365A JP 61277841 A JP61277841 A JP 61277841A JP 27784186 A JP27784186 A JP 27784186A JP S63132365 A JPS63132365 A JP S63132365A
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- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機のバス制御回路に関し、特〔従来の
技術〕 複数のマイクロコンピュータあるいは制御ＬＳＩ等を多
数共通の信号線群に接続してシステムを構築する所謂バ
ス構造の電子計算機及び制御装置が知られている。
技術〕 複数のマイクロコンピュータあるいは制御ＬＳＩ等を多
数共通の信号線群に接続してシステムを構築する所謂バ
ス構造の電子計算機及び制御装置が知られている。
第２図にバス構造によるシステムの一例を示す。
ｙ％が共通バスに接続されて、相互に通信き行っている
。そして、この共通バスは次の４つの信号線グループか
ら構成されている。
。そして、この共通バスは次の４つの信号線グループか
ら構成されている。
（１） バス調停グループ：この信号線グループを（
２） データ転送グルーｆ：バスの使用権を得たバス
マスタ（バスオウナと呼ぶ）とバススレーブ（バスオウ
ナが指定した通信の相手）の間でデータ転送を行なう際
に用いられ、コマンド、アドレス、データ及びノーンド
シェーク信号が送受される。
２） データ転送グルーｆ：バスの使用権を得たバス
マスタ（バスオウナと呼ぶ）とバススレーブ（バスオウ
ナが指定した通信の相手）の間でデータ転送を行なう際
に用いられ、コマンド、アドレス、データ及びノーンド
シェーク信号が送受される。
（３） エラー信号グループ：データ転送時において
、エラーが検出された場合、バススレーブからバスオウ
ナにエラー情報が通知されるバスである。
、エラーが検出された場合、バススレーブからバスオウ
ナにエラー情報が通知されるバスである。
（４）共通制御グループ：バスに接続される総てのバス
マスタに必要なバスクロック初期化信号等が送られるバ
スである。
マスタに必要なバスクロック初期化信号等が送られるバ
スである。
一般に複数のバスマスクがバス使用要求を行なった場合
、バス使用権の獲得順序は各バス使用要求の緊急度に応
じて行われている。そして、バス使用権の決定に際して
は、バス使用が公平となること。緊急要求を受は付けら
れること。最低優先順位でも一定時間内にバス使用を受
ける保証があること。調停が短時間で終了し、データ転
送に影響を与えないこと。等の要件を満す必要がある。
、バス使用権の獲得順序は各バス使用要求の緊急度に応
じて行われている。そして、バス使用権の決定に際して
は、バス使用が公平となること。緊急要求を受は付けら
れること。最低優先順位でも一定時間内にバス使用を受
ける保証があること。調停が短時間で終了し、データ転
送に影響を与えないこと。等の要件を満す必要がある。
ところが従来のバス調停制御の場合、調停を公平に行お
うとすると、調停制御回路が複雑になり。
うとすると、調停制御回路が複雑になり。
また調停時間が長くなってしまうという問題点がある。
一方調停制御回路を簡単にして、調停時間を短縮しよう
とすると、調停自体が不公平で不適切なものとなってシ
ステム全体の性能を損なうという問題点がある。
とすると、調停自体が不公平で不適切なものとなってシ
ステム全体の性能を損なうという問題点がある。
本発明によるバス調停制御方式は、複数のバスマスタと
、これらバスマスタからのバス使用要求信号に基づいて
バス使用許可を与えるバスアービタ回路とを備え、バス
マスタ間では緊急バス使用要求があることを示す緊急バ
ス使用要求信号、一般・ぐス使用要求があることを示す
一般バス使用要求信号、及びバス使用権の移動を禁止す
る移動禁止信号が送受され、上記のバスマスタのおのお
のは緊急及び一般バス使用要求信号を受信していないと
判断すると、上記のバス使用要求信号を出力するととも
にそれぞれ緊急及び一般バス使用要求信号を出力し、一
方、バスマスタは緊急バス使用要求信号を受信した時、
前記一般バス使用要求信イ号に対応する・ぐス使用要求
信号を出力していれば。
、これらバスマスタからのバス使用要求信号に基づいて
バス使用許可を与えるバスアービタ回路とを備え、バス
マスタ間では緊急バス使用要求があることを示す緊急バ
ス使用要求信号、一般・ぐス使用要求があることを示す
一般バス使用要求信号、及びバス使用権の移動を禁止す
る移動禁止信号が送受され、上記のバスマスタのおのお
のは緊急及び一般バス使用要求信号を受信していないと
判断すると、上記のバス使用要求信号を出力するととも
にそれぞれ緊急及び一般バス使用要求信号を出力し、一
方、バスマスタは緊急バス使用要求信号を受信した時、
前記一般バス使用要求信イ号に対応する・ぐス使用要求
信号を出力していれば。
このバス使用要求信号を無効とし、さらに、前記にした
こと全特徴としている。
こと全特徴としている。
次に２本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図を参照しもバスマスク１０１〜ＩＯＮの緊急バス
使用要求信号（ＣＢＲ）ｌ／）端子、一般バス使用要求
信号（ＣＢＲＬ／）端子、及びバスロック信号（ＬＯＣ
Ｋ／）端子が相互に接続され、一方バスマスタ１０１〜
１ＯＮのバス使用要求信号（ＢＲＥＱ／）端子がバスア
ービタ回路２００に接続され、一方。
使用要求信号（ＣＢＲ）ｌ／）端子、一般バス使用要求
信号（ＣＢＲＬ／）端子、及びバスロック信号（ＬＯＣ
Ｋ／）端子が相互に接続され、一方バスマスタ１０１〜
１ＯＮのバス使用要求信号（ＢＲＥＱ／）端子がバスア
ービタ回路２００に接続され、一方。
バスアービタ回路２００はバスマスタ１０１〜１ＯＮの
バス使用許可信号（ＢＡＣＫ／）端子に接続されている
。
バス使用許可信号（ＢＡＣＫ／）端子に接続されている
。
バスアービタ回路２００はバスマスタ１０１〜ＩＯＮか
らのバス使用要求信号ＢＲＥＱ／に対して優先順位を与
え、最優先順位の要求信号に対してのみ使用許可信号を
送出するゾライオリティエンコーダ及びデコーダによっ
て構成されている。
らのバス使用要求信号ＢＲＥＱ／に対して優先順位を与
え、最優先順位の要求信号に対してのみ使用許可信号を
送出するゾライオリティエンコーダ及びデコーダによっ
て構成されている。
第３図に各バスマスターに共通するバスインターフェー
ス制御回路の一例全示す。また、第４図にバスの基本的
な動作を示すタイムチャートラ示す。第３図及び第４図
を参照して、バスインターフェース割肌回路の動作を説
明する。なお、ここではバスマスタは２つあるものとす
る。
ス制御回路の一例全示す。また、第４図にバスの基本的
な動作を示すタイムチャートラ示す。第３図及び第４図
を参照して、バスインターフェース割肌回路の動作を説
明する。なお、ここではバスマスタは２つあるものとす
る。
バスマスクｉ及びｊの中央処理装置（ＣＰＵ ）が一般
アクセス要求を発生すると、それぞれのバスインターフ
ェース制御回路の一般アクセス要求端子ＲＱＬに入力さ
れる（なお、ここでは論理はすべてアクティブロウとす
る）。一般アクセス要求ＲＱＬが入力される（アクティ
ブにする）とナンドダート（ＮＡＮＤケ”−１）１７及
び１８を介してフリツノフロップＦ２がノぐスクロノク
ＢＣＬＫのタイミングでセットされる。その結果、バッ
ファ２を介して一般・ぐス使用要求ＣＢＲＬ／がアクテ
ィブとなる。
アクセス要求を発生すると、それぞれのバスインターフ
ェース制御回路の一般アクセス要求端子ＲＱＬに入力さ
れる（なお、ここでは論理はすべてアクティブロウとす
る）。一般アクセス要求ＲＱＬが入力される（アクティ
ブにする）とナンドダート（ＮＡＮＤケ”−１）１７及
び１８を介してフリツノフロップＦ２がノぐスクロノク
ＢＣＬＫのタイミングでセットされる。その結果、バッ
ファ２を介して一般・ぐス使用要求ＣＢＲＬ／がアクテ
ィブとなる。
同時にＮＡＮＤケ９−ト２１及び２０．バッファ３を介
してバス要求信号ＢＲＥＱｊ ／ （バスマスタｉに対
応する）ＢＲＥＱｊ／（バスマスタｊに対応する）がこ
こで、ノぐスマスタｉの方がバスマスタｊよりも優先順
位が高いとすると、バスアービタ回路！略バスマスタｉ
に対してバス使用許可ＢＡＣＫｉ／全アクティブにして
返送する。バスマスタｉはＢＡＣＫｊ ／ ｆ受けると
、ＡＮＤｒ−ト２２を介してＣＰＵにバス使用が受付け
られたことを示す受付信号ＡＣＫ ’２返送し、一方、
フリツプフロツノＦ３ｆ：セットして、バッファ４全通
してバスサイクル開始を示す開始信号Ｃ８Ｔ ／をアク
ティブにする。そして、アドレス、コマンドデータの転
送を行なう。
してバス要求信号ＢＲＥＱｊ ／ （バスマスタｉに対
応する）ＢＲＥＱｊ／（バスマスタｊに対応する）がこ
こで、ノぐスマスタｉの方がバスマスタｊよりも優先順
位が高いとすると、バスアービタ回路！略バスマスタｉ
に対してバス使用許可ＢＡＣＫｉ／全アクティブにして
返送する。バスマスタｉはＢＡＣＫｊ ／ ｆ受けると
、ＡＮＤｒ−ト２２を介してＣＰＵにバス使用が受付け
られたことを示す受付信号ＡＣＫ ’２返送し、一方、
フリツプフロツノＦ３ｆ：セットして、バッファ４全通
してバスサイクル開始を示す開始信号Ｃ８Ｔ ／をアク
ティブにする。そして、アドレス、コマンドデータの転
送を行なう。
一方、フリップフロップＦ３がセットされるとフリップ
フロップＦ３のＱ端子の信号Ｃ５ＴＸがインアクティブ
になり、その効果、 ＮＡＮＤゲート１６が閉じる。さ
らに、上述の開始信号Ｃ８Ｔ ／によりバスサイクルが
開始されると、バスがピッ−状態になりその結果、 Ｂ
ＳＹ信号がインアクティブ・になる。そして、 ＮＡＮ
Ｄゲート１７が閉じられる。従って、フリップフロップ
Ｆ２がリセットされ、その結果、バスマスタｉの一般バ
ス使用要求信号ＣＢＲＬ／ 、 Ａス使用要求信号ＢＲ
ＥＱｉ ／がインアクティブになり、そして、バス使用
許可ＢＡＣＫｉ ／がインアクティブになる。
フロップＦ３のＱ端子の信号Ｃ５ＴＸがインアクティブ
になり、その効果、 ＮＡＮＤゲート１６が閉じる。さ
らに、上述の開始信号Ｃ８Ｔ ／によりバスサイクルが
開始されると、バスがピッ−状態になりその結果、 Ｂ
ＳＹ信号がインアクティブ・になる。そして、 ＮＡＮ
Ｄゲート１７が閉じられる。従って、フリップフロップ
Ｆ２がリセットされ、その結果、バスマスタｉの一般バ
ス使用要求信号ＣＢＲＬ／ 、 Ａス使用要求信号ＢＲ
ＥＱｉ ／がインアクティブになり、そして、バス使用
許可ＢＡＣＫｉ ／がインアクティブになる。
一万バスマスタｊはバス使用許可を受けるべく。
一般バス使用要求信号ＣＢＲＬ／及びバス使用要求信号
ＢＲ３Ｑｊ／ｅ送出している。従ってバス使用要求信号
ＢＲＥＱｉ ／がインアクティブ、になると、バスアー
ビタ回路！らのバス使用許可ＢＡＣＫｊ ／がアクティ
ブとなってバスマスタｊに返送される。ところが、ｌだ
バスマスタｉは転送サイクルを続けているのでＮＸＣＹ
Ｌ信号がアクティブにならず、その結果、 ＡＮＤゲー
ト２２が閉じられるから、フリップフロップＦ３がセッ
トされず、バスマスタｊは転送を開始できない。
ＢＲ３Ｑｊ／ｅ送出している。従ってバス使用要求信号
ＢＲＥＱｉ ／がインアクティブ、になると、バスアー
ビタ回路！らのバス使用許可ＢＡＣＫｊ ／がアクティ
ブとなってバスマスタｊに返送される。ところが、ｌだ
バスマスタｉは転送サイクルを続けているのでＮＸＣＹ
Ｌ信号がアクティブにならず、その結果、 ＡＮＤゲー
ト２２が閉じられるから、フリップフロップＦ３がセッ
トされず、バスマスタｊは転送を開始できない。
バスマスタｉが転送全終了するとサイクルの終了を示す
終了信号ＥＯＣ／ （図示せず〕がバスに出力される。
終了信号ＥＯＣ／ （図示せず〕がバスに出力される。
この送出タイミングで信号ＮＸＣＹＬがバスマスタｊの
ＡＮＤゲート２２に与えられる。バスマスタｊが上記の
終了信号ＥＯＣ／を検出して、フリップフロップＦ３が
セットされる。バスマスタｊがバスサイクルを開始する
と同時にインターフェース制御回路からＣＰＵに対して
バス使用可信号ＡＣＫが送られる。
ＡＮＤゲート２２に与えられる。バスマスタｊが上記の
終了信号ＥＯＣ／を検出して、フリップフロップＦ３が
セットされる。バスマスタｊがバスサイクルを開始する
と同時にインターフェース制御回路からＣＰＵに対して
バス使用可信号ＡＣＫが送られる。
次に第５図に示すタイムチャート及び第３図のブロック
図を参照して、バス調停の公平さについて説明する。な
お、ここでは、バスマスタとして。
図を参照して、バス調停の公平さについて説明する。な
お、ここでは、バスマスタとして。
Ａ、Ｂ及びＣがあり、優先順位がバスマスタＡ。
Ｂ、Ｃの順であるものとする。
バスマスタＡ及びＢがクロック■、■にバスアクセス要
求を発生させて、一般アクセス要求信号ＲＱＬ’ｉアク
ティブにすると、クロック■で一般バス使用要求信号Ｃ
ＢＲＬ／ 、バス使用要求信号ＢＲＥＱ／（ト）（バス
マスタＡに対応） 、 ＢＲＥＱ／（Ｂ） （バスマス
タＢに対応）がアクティブになり、第４図で説明したよ
うにして、バスサイクルが開始さＭ脅■でバスマスタＣ
のバスアクセス要求が発生し。
求を発生させて、一般アクセス要求信号ＲＱＬ’ｉアク
ティブにすると、クロック■で一般バス使用要求信号Ｃ
ＢＲＬ／ 、バス使用要求信号ＢＲＥＱ／（ト）（バス
マスタＡに対応） 、 ＢＲＥＱ／（Ｂ） （バスマス
タＢに対応）がアクティブになり、第４図で説明したよ
うにして、バスサイクルが開始さＭ脅■でバスマスタＣ
のバスアクセス要求が発生し。
一般アクセス要求償号ＲＱＬ ’ｉアクティブした際。
前述のようにバス上の一般バス使用要求信号ＣＢＲＬ／
が既にアクティブになっているから、バスマスタＣのＮ
ＡＮＤゲート１７が閉じられており、その優先順位に従
ってバスマスタＡのバスサイクルがクロック■〜■で実
行され、バスマスタＢのバスサイクルがクロック■〜Ｏ
で実行される。
が既にアクティブになっているから、バスマスタＣのＮ
ＡＮＤゲート１７が閉じられており、その優先順位に従
ってバスマスタＡのバスサイクルがクロック■〜■で実
行され、バスマスタＢのバスサイクルがクロック■〜Ｏ
で実行される。
ハスマスタＡのフリップフロラｆ Ｆ ２ ｔｒｉ、
りｏツク■、一方バスマスタＢのフリップフロップＦ２
はクロック■でリセットされる。従って、クロック■で
・ぐスマスタＡ及びＢの一般バス使用要求信号ＣＢＲＬ
／はインアクティブになる。この際、続いて、バスマ
スタＡからバスアクセス要求信号ＲＱＬが発生する。従
ってクロック■の時点でバスマスタＡ及びＣからのバス
使用要求が存在することにな９．バスマスタＡ、Ｃとも
にＮＡＮＤゲート１７が開かれて、フリップフロラｆＦ
２がセットされる。その結果、一般バス使用要求信号Ｃ
ＢＲＬ／、バス使用要京信号ＢＲＥＱ／（Ａ） 、 Ｂ
ＲＥＱ／（Ｃ）がアクティブとなり、バスマスタＡ、Ｃ
の順にバスサイクルが始まる。つ′１シ、−担一般バス
使用要求信号ＣＢＲＬ／がアクティブとなシャフリップ
フロップＦ２がセットされると、他に優先度の高いバス
使用要求があってもＮＡＮＤゲート１７が閉じられ、フ
リップフロップＦ２がセットされず、その結果、フリッ
プフロップＦ２がセットされているノぐスマスタのみバ
ス使用が行われてから、バス使用要求が受は付けられる
こととなシ、優先度の低いバスマスタでも公平にサービ
スを受けることができる。
りｏツク■、一方バスマスタＢのフリップフロップＦ２
はクロック■でリセットされる。従って、クロック■で
・ぐスマスタＡ及びＢの一般バス使用要求信号ＣＢＲＬ
／はインアクティブになる。この際、続いて、バスマ
スタＡからバスアクセス要求信号ＲＱＬが発生する。従
ってクロック■の時点でバスマスタＡ及びＣからのバス
使用要求が存在することにな９．バスマスタＡ、Ｃとも
にＮＡＮＤゲート１７が開かれて、フリップフロラｆＦ
２がセットされる。その結果、一般バス使用要求信号Ｃ
ＢＲＬ／、バス使用要京信号ＢＲＥＱ／（Ａ） 、 Ｂ
ＲＥＱ／（Ｃ）がアクティブとなり、バスマスタＡ、Ｃ
の順にバスサイクルが始まる。つ′１シ、−担一般バス
使用要求信号ＣＢＲＬ／がアクティブとなシャフリップ
フロップＦ２がセットされると、他に優先度の高いバス
使用要求があってもＮＡＮＤゲート１７が閉じられ、フ
リップフロップＦ２がセットされず、その結果、フリッ
プフロップＦ２がセットされているノぐスマスタのみバ
ス使用が行われてから、バス使用要求が受は付けられる
こととなシ、優先度の低いバスマスタでも公平にサービ
スを受けることができる。
次に第３図及び第６図を参照して、緊急バス使用要求の
際の動作を説明する。なお、ここでは。
際の動作を説明する。なお、ここでは。
バスマスタとして、Ａ、Ｂ、及びＣの３つを備えており
、優先順位ｉｃ、Ａ、Ｂとし、バスマスタＣが緊急バス
使用要求全量すものとする。
、優先順位ｉｃ、Ａ、Ｂとし、バスマスタＣが緊急バス
使用要求全量すものとする。
クロック■でバスマスタＡ及びＢからバス使用要求が発
生すると、第５図を用いて説明したようにクロック■で
それぞれフリップフロップＦ２がして、優先順位の高い
バスマスタＡのバスサイクルがクロック■から開始され
る。一方、バスマスタＣは緊急バス使用要求信号ＲＱＨ
’ｅアクティブとする。ところが一般バス使用要求信号
ＣＢＲＬ／がアクティブであるから、インバータ（ＩＮ
Ｖ ） １５ 。
生すると、第５図を用いて説明したようにクロック■で
それぞれフリップフロップＦ２がして、優先順位の高い
バスマスタＡのバスサイクルがクロック■から開始され
る。一方、バスマスタＣは緊急バス使用要求信号ＲＱＨ
’ｅアクティブとする。ところが一般バス使用要求信号
ＣＢＲＬ／がアクティブであるから、インバータ（ＩＮ
Ｖ ） １５ 。
ＮＡＮ′Ｄ １１を介して、 ＮＡＮＤ １５が閉じら
れ、フリップフロシブＦ１がセントされない。一方タロ
ツク■でバスマスタＡが信号Ｃ３Ｔ／ｌ−アクティブに
してバスサイクルを開始すると、ＩＮＶ２３全介して。
れ、フリップフロシブＦ１がセントされない。一方タロ
ツク■でバスマスタＡが信号Ｃ３Ｔ／ｌ−アクティブに
してバスサイクルを開始すると、ＩＮＶ２３全介して。
ＮＡＮＤ １１の出力がハイとなり、その結果、 ＮＡ
ＮＤ１４が開いて、フリップフロップＦ１がセットサれ
る。そして、クロック■から信号ＣＢＲＨ／とＢＲＥＱ
／（Ｃ’ｌがアクティブになる。信号ＣＢＲＨ／がアク
ティブになると、バスマスタＢのＮＡＮＤデート２１が
閉じられて、バス使用要求信号ＢＲＥＱ／（Ｂ）が強制
的にインアクティブとなる。従ってバスマスタ人がバス
サイクルを終了すると、続いてバスマスタＣが割込んで
バスサイクルを実行する。バスマスタＣがバスサイクル
を開始すると（クロック■）９次のクロック■で信号Ｃ
ＢＲＨ／がインアクティブになって、バスマスタ（Ｂ）
はクロック■〜■の状態に複旧し１次にバス使用が受け
られることになる。
ＮＤ１４が開いて、フリップフロップＦ１がセットサれ
る。そして、クロック■から信号ＣＢＲＨ／とＢＲＥＱ
／（Ｃ’ｌがアクティブになる。信号ＣＢＲＨ／がアク
ティブになると、バスマスタＢのＮＡＮＤデート２１が
閉じられて、バス使用要求信号ＢＲＥＱ／（Ｂ）が強制
的にインアクティブとなる。従ってバスマスタ人がバス
サイクルを終了すると、続いてバスマスタＣが割込んで
バスサイクルを実行する。バスマスタＣがバスサイクル
を開始すると（クロック■）９次のクロック■で信号Ｃ
ＢＲＨ／がインアクティブになって、バスマスタ（Ｂ）
はクロック■〜■の状態に複旧し１次にバス使用が受け
られることになる。
第３図及び第１図を参照して、・・スの優先順位にかか
わらず連続した複数個のバスサイクルを１つのバスマス
タが続けて使用する際の制御について説明する（例えば
、 ＴＥＳＴ ａｎｄ ５ＥＴＬＯＣＫ ） 、なお、
ここでは、第５図で説明した際と同様の条件で、しかも
バスマスタＡがリードモディファイライト（Ｒｅａｄ
ｍｏｄｉｆｙ ｗｒｉｔｅ）ｅ実行するものとする。
わらず連続した複数個のバスサイクルを１つのバスマス
タが続けて使用する際の制御について説明する（例えば
、 ＴＥＳＴ ａｎｄ ５ＥＴＬＯＣＫ ） 、なお、
ここでは、第５図で説明した際と同様の条件で、しかも
バスマスタＡがリードモディファイライト（Ｒｅａｄ
ｍｏｄｉｆｙ ｗｒｉｔｅ）ｅ実行するものとする。
クロック■でバスマスタＡがバスサイクルを開始すると
同時にＣＰＵからバスロックすること金示すクロック信
号ＬＯＣＫ ’ｉ受け、インターフェース制御回路のケ
”−１８，２４，２５及び２６を介しテ、フリップフロ
ップＦ４をセットする。同時にＮＡＮＤケ” −ト２８
、バッファ５を介して、ロック信号ＬＯＣＫ ／ ｅ
アクティブにする。他のバスマスタＢ、Ｃはロック信号
ＬＯＣＫ ／がアクティブになると、ダート３０．３１
を介して、ダート２１゜及び１９が閉じられ、その結果
、信号ＢＲＥＱ／がインアクティブになる。そしてバス
朗用権の移動が禁止される。クロック０でバスマスタＡ
Ｃ７）ＣＰＵがロック信号ＬＯＣＫ ｌインアクティブ
にするロック信号ＬＯＣＫ／がインアクティブになって
。
同時にＣＰＵからバスロックすること金示すクロック信
号ＬＯＣＫ ’ｉ受け、インターフェース制御回路のケ
”−１８，２４，２５及び２６を介しテ、フリップフロ
ップＦ４をセットする。同時にＮＡＮＤケ” −ト２８
、バッファ５を介して、ロック信号ＬＯＣＫ ／ ｅ
アクティブにする。他のバスマスタＢ、Ｃはロック信号
ＬＯＣＫ ／がアクティブになると、ダート３０．３１
を介して、ダート２１゜及び１９が閉じられ、その結果
、信号ＢＲＥＱ／がインアクティブになる。そしてバス
朗用権の移動が禁止される。クロック０でバスマスタＡ
Ｃ７）ＣＰＵがロック信号ＬＯＣＫ ｌインアクティブ
にするロック信号ＬＯＣＫ／がインアクティブになって
。
他のバスマスタＢ、Ｃは信号ＢＲＥＱ／全再出力する。
々のバス使用要求を共有し、その結果バスアービタ回路
が簡単で高速に動作する。
が簡単で高速に動作する。
以上説明したように本発明では、緊急バス使用要求信号
ＣＢＲＨ／ 、一般バス使用要求信号ＣＢＲＬ／ 。
ＣＢＲＨ／ 、一般バス使用要求信号ＣＢＲＬ／ 。
バスロック信号ＬＯＣＫ、／全複数のバスマスタ間で送
受し、＠バスマスタからバスアービタ回路に対して、バ
ス使用要求信号ＢＲＥＱ／ｌ−出力して、バスアービタ
回路から各バスマスタに対してバス使用許可を与える信
号ＢＡＣＫ／が出力され、各バスマスタは他のバスマス
タからの緊急・ぐス使用要求信号ＣＢＲ）（／、一般バ
ス使用要求信号ＣＢＲＬ／の状態をみて他に同じクラス
のバス使用要求がないとバスアービタ回路に対して、バ
ス使用要求信号ＢＲＥＱ／と。
受し、＠バスマスタからバスアービタ回路に対して、バ
ス使用要求信号ＢＲＥＱ／ｌ−出力して、バスアービタ
回路から各バスマスタに対してバス使用許可を与える信
号ＢＡＣＫ／が出力され、各バスマスタは他のバスマス
タからの緊急・ぐス使用要求信号ＣＢＲ）（／、一般バ
ス使用要求信号ＣＢＲＬ／の状態をみて他に同じクラス
のバス使用要求がないとバスアービタ回路に対して、バ
ス使用要求信号ＢＲＥＱ／と。
このバス使用要求信号が一般要求であれば、一般バス使
用要求信号ＣＢＲＬ／、緊急要求であれば緊急バス使用
渋求侶号ＣＢＲＨ／’！ｒアクティブとし、一方。
用要求信号ＣＢＲＬ／、緊急要求であれば緊急バス使用
渋求侶号ＣＢＲＨ／’！ｒアクティブとし、一方。
他のバスマスクが緊急バス使用要求信号ＣＢＲＨ／をア
クティブした場合一般バス要求信号に対応するバス使用
要求信号ＢＲＥＱ／を一担インアクティブとして、緊急
要求は一般要求のバスサイクルの切換わり時に割込み、
さらにロック信号ＬＯＣＫ／がアクティブになった場合
、他のバスマスタはバス使用要求信号ＢＲＥＱ ／ ’
！にインアクティブにするようにしたから簡単な調停回
路で、公平かつ高速なバス調停を実行することができる
。
クティブした場合一般バス要求信号に対応するバス使用
要求信号ＢＲＥＱ／を一担インアクティブとして、緊急
要求は一般要求のバスサイクルの切換わり時に割込み、
さらにロック信号ＬＯＣＫ／がアクティブになった場合
、他のバスマスタはバス使用要求信号ＢＲＥＱ ／ ’
！にインアクティブにするようにしたから簡単な調停回
路で、公平かつ高速なバス調停を実行することができる
。
第１図は本発明が適用されるバスマスタ及びバスアービ
タ回路を示すブロック図、第２図はバス構造を示すブロ
ック図、第３図は本発明によるバスマスタ内のバスイン
ターフェース制御回路の一実施例を示すブロック図、第
４図は本発明の基本動作を説明するためのタイムチャー
ト、第５図は本発明による一般バス使用要求のバス調停
の動作を説明するためのタイムチャート、第６図は緊急
バス使用要求のバス調停の動作を説明するためのタイム
チャート、第７図はバスロック時のバス調停の動作を説
明するためのタイムチャート、第８図はバス上の信号の
状態を示す図である。 １０１〜ＩＯＮ・・・バスマスタ、２００・・・バスア
ービタ回路。
タ回路を示すブロック図、第２図はバス構造を示すブロ
ック図、第３図は本発明によるバスマスタ内のバスイン
ターフェース制御回路の一実施例を示すブロック図、第
４図は本発明の基本動作を説明するためのタイムチャー
ト、第５図は本発明による一般バス使用要求のバス調停
の動作を説明するためのタイムチャート、第６図は緊急
バス使用要求のバス調停の動作を説明するためのタイム
チャート、第７図はバスロック時のバス調停の動作を説
明するためのタイムチャート、第８図はバス上の信号の
状態を示す図である。 １０１〜ＩＯＮ・・・バスマスタ、２００・・・バスア
ービタ回路。
Claims (1)
- １、複数のバスマスタと、該バスマスタからのバス使用
要求信号に基づいてバス使用許可を与えるバスアービタ
回路とを備え、該バスマスタ間では緊急バス使用要求が
あることを示す緊急バス使用要求信号、一般バス使用要
求があることを示す一般バス使用要求信号、及びバス使
用権の移動を禁止する移動禁止信号が送受され、前記バ
スマスタのおのおのは緊急及び一般バス使用要求信号を
受信していないと判断すると、前記バス使用要求信号を
出力するとともにそれぞれ緊急及び一般バス使用要求信
号を出力し、一方、前記バスマスタは緊急バス使用要求
信号を受信した時、前記一般バス使用要求信号に対応す
るバス使用要求信号を出力していれば、該バス使用要求
信号を無効とし、さらに、前記移動禁止信号を受信した
時、前記バス使用要求信号を出力していれば、該バス使
用要求信号を無効とするようにしたことを特徴とするバ
ス調停制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277841A JPS63132365A (ja) | 1986-11-22 | 1986-11-22 | バス調停制御方式 |
| US07/123,879 US4818985A (en) | 1986-11-22 | 1987-11-23 | Bus arbitration network capable of quickly carrying out arbitration among bus masters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277841A JPS63132365A (ja) | 1986-11-22 | 1986-11-22 | バス調停制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63132365A true JPS63132365A (ja) | 1988-06-04 |
Family
ID=17589010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277841A Pending JPS63132365A (ja) | 1986-11-22 | 1986-11-22 | バス調停制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4818985A (ja) |
| JP (1) | JPS63132365A (ja) |
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