JPS6265155A - デイジタル・デ−タ処理調停システム - Google Patents

デイジタル・デ−タ処理調停システム

Info

Publication number
JPS6265155A
JPS6265155A JP15813086A JP15813086A JPS6265155A JP S6265155 A JPS6265155 A JP S6265155A JP 15813086 A JP15813086 A JP 15813086A JP 15813086 A JP15813086 A JP 15813086A JP S6265155 A JPS6265155 A JP S6265155A
Authority
JP
Japan
Prior art keywords
resource
signal
grant
line
accept
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15813086A
Other languages
English (en)
Inventor
アンドリユー・デービツド・クラーク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6265155A publication Critical patent/JPS6265155A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A0M業上0利用分野 本発明はディジタル・データ処理システムにおける調停
システムに関する。
B、従来技術とその問題点 ディジタル・データ処理システムにおいては、複数のユ
ーザ(プロセッサ等)による資源、(データ・バス等)
の共用が頻繁に要求される。どのユーザが資源を管理す
るかを決定するために調停機構が必要となる。
現在ある機構は一般に2つの形式の内の1つを用いてい
る。最初の形式では、資源要求装置(すなわち、関連の
ユーザのための資源を要求する装置)は互いに連結され
、いずれが1つからの要求信号は介在する全ての装置を
通過して共用のアービタに送られる。これは少数の接続
線のみを必要とするという利点を有するが、1つの装置
を除去するときは、連結を維持するためその場所に「身
代り」を置かねばならないことを意味する。
2番目の形式の調停機構では、全ての装置は個々にアー
ビタに接続される。この場合は、システムからの装置の
除去は簡単であるが、多数の接続線が必要となる。
したがって、本発明の目的は少数の配線のみを必要とし
、かつ再配線または「身代り」装置の代用なしに装置の
除去および置換ができる改良された調停機構を提供する
ことにある。
C0問題点を解決するための手段 したがって、本発明は、複数のユーザの間で共用される
資源を有するディジタル・データ処理システムにおいて
、各ユーザとそれぞれ関連した複数の資源要求装置と、
共通の要求線、許可線及び受諾線を介して要求装置が並
列に接続された資源許可装置とを具備し、各資源要求装
置は、関連のユーザが資源を要求するとき要求信号を要
求線に印加するようにされており、かつ資源許可装置は
要求信号の存在に応答して次に許可線に許可信号を印加
して資源の使用を許可し、資源を要求している各資源要
求装置は許可信号に応答して、各資源要求装置毎に異な
りかつ資源要求装置と関連したユーザの優先順位を決定
する遅延の後、受諾線に受諾信号を印加し、この受諾信
号は資源の使用を関連のユーザに許可しかつ資源が現在
のユーザにより解放されるまで他の資源要求装置が受諾
信号を受諾線に印加するのを阻止するようにした調停シ
ステムを提供する。
本発明の好適な実施例では、要求線における要求信号の
存在に関係なく、現在のユーザが資源を解放したとき許
可信号が許可線から除去され、他の資源要求装置からの
要求信号が要求線に存在する場合にのみ許可線に再印加
される。許可信号の除去は、どの資源要求装置も各々に
対応する完全な遅延の後まで受諾信号を受諾線に印加で
きないように、全ての資源要求装置をリセットする働き
をする。さらに、各資源要求装置における優先順位を決
定する遅延は、カウンタによるのが好ましい、このカウ
ンタは連続的かつ共通に全ての資源要求装置へ印加され
るクロック信号を所定数までカウントした後、受諾信号
を取出すための出力信号を与える。各カウンタは許可線
からの許可信号の除去により初期設定され、許可信号が
再印加されると、付勢されてカウントを始める。
D、実施例 以下の実施例において、本発明を多数のプロセッサが共
通バスを共用する必要があるディジタル・データ処理シ
ステムに関係して、説明する。したがって、資源要求装
置は「バス・マスタ」と呼ばれる。しかし、本発明は資
源(例えば、入出力袋!I¥)を多数のユーザにより共
用しなければならない場合に、汎用性を有するものであ
る。さらに、調停システム自体は別にして、関連のデー
タ処理システム(すなわち、バスおよびプロセッサ)の
詳細は本発明の理解のためには不必要でありかつ過度に
図面を複雑にするので示されない。
図および説明において、「要求」や「許可」といっlと
信号の名称の前にマイナス符号がある場合は、ロー(論
理O)のとき有意となる信号を示し。
他方・名称の前にプラス符号がある場合(よ、)飄イ(
論理1)のとき有意となる。
第1図において、調停システムは3本の信号線11(−
要求)、12(+許可)および13(−受諾)を有する
資源付与装置10(以下、便宜上、アービタと呼ぶ)を
備える。これらの線11ないし13は以下で説明する方
法でこれらの線に並列に接続された複数のバス・マスタ
14.15,16、等に共通である。クロック・パルス
が別の線17を介してバス・マスクに共通に印加される
線11および13はバス・マスクにより駆動され。
他方、llAl2はアービター10により駆動される。
以下で十分に説明するように、各バス・マスクはアービ
タ10による線12上の十許可信号の付勢とバス・マス
タによる線13上の一受諾信号の付勢の間における遅延
として表される異なった優先順位が割当てられる。
バス・マスクのブロック図を第2図に示す。バス・マス
タ内のカウンタ20のAないしD入力に印加される電圧
により設定される優先順位を除くと、全てのバス・マス
タは同一の方式で動作し、したがって以下の説明は全て
のバス・マスタに当てはまる。ブロックの上に記しであ
るr74LSI61」、r74Ls74」等は市販の回
路部品の型番である。
バス・マスタは入力21に印加された十内部要求信号に
より作動されて資源(バス)を要求する。
+内部要求信号はバスを必要とする関連のプロセッサ(
図示せず)により印加されるものとする。
+内部要求信号はオープン・コレクタ・ドライバ(OC
D)24により反転されてアービタ10への一要求線1
1をローに駆動する。十内部要求信号はまた準安定状態
を避けるために2つのフリップ・フロップ22および2
3を用いてクロック17と同期される0例えば関連する
プロセッサが全て共通のクロックにより駆動される完全
な同期システムでは、フリップ・フロップ22および2
3は必要ではない。
カウンタ20にはバス・マスクの優先順位を決定する数
がロードされる。値14が最高の優先順位であり、以下
13.12.11・・というように続く。第2図に示さ
れるバス・マスクは、入力AないしDに示される電圧が
数14を表わすので、最高の優先順位を有するバス・マ
スタである。他のバス・マスクでは、入力AないしDに
異なる組合せの電圧が印加される。クロック・パルスが
カウンタ20に印加されるたびに、線12上の十許可信
号がローであると5各バス・マスタに対する優先順位決
定数がそれぞれのカウンタ2oにロードされる。しかし
、いずれかのバス・マスタによリー要求線11がローに
駆動されたのに続いて、線12上の十許可信号がアービ
タ10によりハイにセットされると、カウンタ20は付
勢されて値15に達するまでカウントし、そこでカウン
タ出力Goはハイになる。同期した十内部要求信号がロ
ーのときは(すなわち、バス・マスタが資源を要求して
いないときは)、カウントはゼロに復帰してさらに続行
し、Co上のハイ出力は除去される。他方、同期した十
内部要求信号がハイのときは、coにおけるハイ出力は
ANDゲート25を通過して、反転オープン・コレクタ
・ドライバ(OCD)26を介してアービタ10への一
受諾線13をローに駆動する。
線13上の一受諾信号はシステム内の全てのバス・マス
タ・カウンタ20のカウントを禁止し、−受諾線13を
駆動している特定のバス・マスタに関連したプロセッサ
はこれで資源を自由に使用できるようになる。このこと
は線27上に与えられた十内部許可信号により関連のプ
ロセッサに知らされる。
各バス・マスタ・カウンタ20内に設定された数は十許
可線12がローの間その初期値に保たれ、+許可信号が
ハイになったときにのみ一斉にカウントを開始するので
、資源を要求している最高の優先順位を有するバス・マ
スクのみが資源を得ることができる。これは−受諾線1
3が資源を獲得したバス・マスクによりローに駆動され
るや否や他の全てのバス・マスクは締め出されるからで
ある。
現在資源を使用しているプロセッサがその使用を終ると
、関連の十内部要求償号21はローにセットされる。−
要求線11は解放され、資源を要求しているバス・マス
タが他にないときはハイになる。フリップ・フロップ2
2および23による遅延のため、2クロツク・サイクル
後に一受諾信号が解放される。第3図と関連して説明す
るように、この結果アービタ10は少くとも1クロツク
・サイクルの間+許可線12をローにセットし、それに
より全てのカウンタ20をそれらの初期状態にリセット
する。したがって、たとえ未だ満たされていない要求を
有していても、他のバス・マスクはその初期値からカウ
ントしなければ、資源を得ることはできない。
アービタ10を第3図においてブロック図の形式で示す
、線11上のローである一要求信号はバス・マスクの1
つが資源を要求していることを示し、この信号はAND
ゲー)−30の一方の入力に印加される。本例では、ア
ービダはそれ自身、空いているときに資源を使用するデ
フォルト・プロセッサに関連づけられているものとする
。従って、線12への十許可信号は全ての場合に直ちに
与えられるわけではない。しかし、デフォルト・プロセ
ッサが資源を解放、するときは、ゲート3oの他方の入
力に印加された十内部許可信号がローにセットされる。
アービタが資源を使用しないときは。
+内部許可信号は必要ではない。
ANDゲート30からの出力は準安定状態を防ぐため直
列のフリップ・フロップ31および32を用いてクロッ
ク17と同期される。前述のように、完全に同期したシ
ステムにはこれらのフリップ・フロップは必要ない。
第2のフリップ・フロップ32からの同期信号がAND
ゲート33の一方の入力に印加される。
ANDゲート33の他方の入力はORゲート34からき
ており、ORゲート34の2つの入力はそれぞれ一受諾
線13に直接、ならびにフリップ・フロップ35を介し
て間接に接続される。この段階では、線13上の一受諾
信号はハイであるので、ANDゲート33はORゲート
34の出力にょす付勢される。したがって、フリップ・
フロップ32からの信号は線12上で十許可信号になる
+許可信号は前述したようにバス・マスタ14ないし1
6におけるカウンタ2oを付勢し、最初にカウント15
に達したものが一受諾線13をローにセットして他のバ
ス・マスタを禁止し、関連のプロセッサが資源を使用で
きるようにする。ANDゲート33はORゲート34を
介してフリップ・フロップ35の出方によって付勢され
るので、−受諾線13上の信号のハイがらローへの変化
はへNDゲート33を消勢しない。
資源の現在のユーザがその使用を終って、線13上の一
受諾信号をハイにさせると、他のバス・マスクのいずれ
かからの一要求線11上におけるロー状態がたとえ継続
して存在していても、それにかかわりなく、ORゲート
34およびフリップ・フロップ35は線12上の十許可
信号を少くとも1クロツク・サイクルの間強制的にロー
にする。
前述のように、このことは全てのカウンタ2oを初期設
定する。しかし、−要求線上の信号がローであるときは
、アービタ10は次のクロック・パルスで十許可線をハ
イにセットしてバス・マスクに優先順位にしたがって資
源を使用させる。他方、他に資源を要求しているバス・
マスクがないときは(−要求信号がハイ)、十許可信号
はローのままである。
調停システムの動作の典型的な例を、第4図および第5
図のタイミング・ダイヤグラムを参照して、以下で説明
する。これらの図は14および13の優先順位値(カウ
ンタ初期値)をそれぞれ有する2つのバス・マスクが同
じデータ・バスの使用に関して競合する場合を示す。こ
れらの図は実質的に同一であるが第4図では2つのバス
・マスク(バス・マスタ1及びバス・マスタ2と呼ぶこ
とにする)に関する信号が併せて示されており、第5図
ではそれらの信号がバス・マスク別に分けて示されてい
る。第5図において、−要求1、−受諾1およびカウン
ト1はバス・マスタ1に関係し、他方−要求2、−受諾
2およびカウント2はバス・マスタ2に関係している。
「カラントノは関連のバス°マスダカウンタ2oにおけ
る現在のカウント値を指している。−要求信号における
斜線部分は遷移がクロック17に対して非同期的なこと
があることを意味する。
動作の順序は次の通りであり、以下のパラグラフの番号
は第4図及び第5図で同様に番号を付された時点に対応
するものである。
(1)バス・マスタ2が資源を要求する。
(2)バス・マスタ1が資源を要求する。
(3)アービタ10がそれ自身の資源使用による任意の
時間遅れの後資源使用を許可する。この時点において、
すでに初期値に保持されていた両方のカウンタ20がカ
ウントを開始する。
(4)バス・マスタ1がバス・マスタ2より先にカウン
ト15に達して資源を獲得し、それによってバス・マス
タ2を制する。全てのカウントは一受諾1信号により停
止される。
(5)バス・マスタ1が要求を除去する。
(6)ハス・マスタ1が資源を解放する。これはフリッ
プ・フロップ22および23における遅延のため遅れて
生じる。
(7)アービタ1oは許可を解除してバス・マスク・カ
ウンタをリセットする。
(8)−要求2がローであるので、アービタ10は資源
使用を許可する。
(9)バス・マスタ2がカウント15に達し、資源を獲
得する。
(10)バス・マスタ2が要求を除去する。
(11)バス・マスタ2が資源を解放する。
(12)アービタ10が許可を解除する。
E0発明の効果 本発明によれば、各バス・マスクが要求線、許可線及び
受諾線を共用するので配線が少なくてすみ、またハード
ウェア上の変更なしにバス・マスクの除去や置換を簡単
に行える。
【図面の簡単な説明】
第1図は本発明の実施例による調停システムの概略ブロ
ック図、第2図は第1図のバス・マスクの1つのブロッ
ク回路図、第3図は第1図のアービタのブロック回路図
、第4図及び第5図は第1図のシステムにおける典型的
な動作順序のタイミングを示す図。 出願人  インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人  弁理士  頓  宮  孝  −(外1名) FIG、4

Claims (1)

    【特許請求の範囲】
  1. 複数のユーザにより共用される資源を有するディジタル
    ・データ処理システムにおいて、前記ユーザとそれぞれ
    関連した複数の資源要求装置と、前記資源要求装置が共
    通の要求線、許可線及び受諾線を介して並列に接続され
    た資源許可装置(10)とを具備し、各資源要求装置は
    、関連のユーザが資源を要求するとき、前記要求線に要
    求信号を印加するようになされており、かつ前記資源許
    可装置は前記要求信号の存在に応答して、資源使用を許
    可するため次に前記許可線に許可信号を印加し、資源を
    要求している各資源要求装置は前記許可信号に応答して
    、各資源要求装置毎に異なりかつ資源要求装置と関連し
    たユーザの優先順位を決定する遅延の後、前記受諾線に
    受諾信号を印加し、該受諾信号は前記関連したユーザに
    資源の使用を許可しかつ資源が現在のユーザにより解放
    されるまで他の資源要求装置が受諾信号を前記受諾線に
    印加するのを阻止することを特徴とする調停システム。
JP15813086A 1985-08-06 1986-07-07 デイジタル・デ−タ処理調停システム Pending JPS6265155A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP19850305594 EP0211119B1 (en) 1985-08-06 1985-08-06 Digital data processing arbitration system
EP85305594.5 1985-08-06

Publications (1)

Publication Number Publication Date
JPS6265155A true JPS6265155A (ja) 1987-03-24

Family

ID=8194313

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15813086A Pending JPS6265155A (ja) 1985-08-06 1986-07-07 デイジタル・デ−タ処理調停システム

Country Status (3)

Country Link
EP (1) EP0211119B1 (ja)
JP (1) JPS6265155A (ja)
DE (1) DE3571886D1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168568A (en) * 1989-02-06 1992-12-01 Compaq Computer Corporation Delaying arbitration of bus access in digital computers
US6016527A (en) * 1996-09-30 2000-01-18 Lsi Logic Corporation Method and apparatus for improving fairness in SCSI bus arbitration

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199661A (en) * 1978-05-05 1980-04-22 Control Data Corporation Method and apparatus for eliminating conflicts on a communication channel
JPS5857770B2 (ja) * 1979-06-22 1983-12-21 パナファコム株式会社 情報転送制御方式
US4359731A (en) * 1980-08-22 1982-11-16 Phillips Petroleum Company Communication link contention resolution system

Also Published As

Publication number Publication date
EP0211119A1 (en) 1987-02-25
EP0211119B1 (en) 1989-07-26
DE3571886D1 (en) 1989-08-31

Similar Documents

Publication Publication Date Title
EP0476990B1 (en) Dynamic bus arbitration
CA1193689A (en) Circuitry for allocating access to a demand-shared bus
US4789926A (en) Digital data processing arbitration system
CA1193338A (en) Circuitry for allocating access to a demand-shared bus
EP1096376A2 (en) Snapshot arbiter mechanism
GB2114789A (en) Shared facility allocation system
JPH0210979B2 (ja)
US4682282A (en) Minimum latency tie-breaking arbitration logic circuitry
US4533994A (en) Priority circuit for a multiplexer terminal
US5524215A (en) Bus protocol and method for controlling a data processor
US4482949A (en) Unit for prioritizing earlier and later arriving input requests
JPS6265155A (ja) デイジタル・デ−タ処理調停システム
JPH1040215A (ja) Pciバス・システム
JPS594733B2 (ja) キヨウツウバスセイギヨカイロ
EP0226053A1 (en) Bus arbitration controller
JPS59148952A (ja) 優先順位回路
GB2230166A (en) Resource control allocation
JP3240863B2 (ja) 調停回路
JPH01279354A (ja) 共有バスを有するデータ処理システムおよびその優先度決定回路
JPS6019819B2 (ja) バス使用権制御方式
EP0087266B1 (en) Priority resolver circuit
JPS6156543B2 (ja)
JP2677657B2 (ja) バス制御方式
Aghdasi Application of logic cell arrays in design of self-clocked sequential circuits
JP2714163B2 (ja) バス制御方式