JPS6156543B2 - - Google Patents
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- JPS6156543B2 JPS6156543B2 JP4528482A JP4528482A JPS6156543B2 JP S6156543 B2 JPS6156543 B2 JP S6156543B2 JP 4528482 A JP4528482 A JP 4528482A JP 4528482 A JP4528482 A JP 4528482A JP S6156543 B2 JPS6156543 B2 JP S6156543B2
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- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
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Description
【発明の詳細な説明】
この発明は、バス割当制御方式に関し、特に、
複数の副中央処理装置に対するバスの割当を制御
するバス割当制御方式に関する。
複数の副中央処理装置に対するバスの割当を制御
するバス割当制御方式に関する。
従来、主中央処理装置と複数の副中央処理装置
とがバスで接続されている場合、副中央処理装置
に対してバス制御権を与える信号線がデイジーチ
エーン方式となつていた。すなわち、副中央処理
装置の優先順位が決まつていた。このため、複数
の副中央処理装置からバス制御権の同時要求があ
つた場合は、最初にバス制御権を得る副中央処理
装置が優先順位の高いものに固定化され、副中央
処理装置の数が多いシステムでは、最終優先順位
しか持たない副中央処理装置は、長時間バス制御
権を得られなくなる可能性をもつという欠点があ
つた。
とがバスで接続されている場合、副中央処理装置
に対してバス制御権を与える信号線がデイジーチ
エーン方式となつていた。すなわち、副中央処理
装置の優先順位が決まつていた。このため、複数
の副中央処理装置からバス制御権の同時要求があ
つた場合は、最初にバス制御権を得る副中央処理
装置が優先順位の高いものに固定化され、副中央
処理装置の数が多いシステムでは、最終優先順位
しか持たない副中央処理装置は、長時間バス制御
権を得られなくなる可能性をもつという欠点があ
つた。
この発明は、各々の副中央処理装置がバス制御
権を獲得する機会が均等になるようなバス割当制
御方式を提供することを目的とする。
権を獲得する機会が均等になるようなバス割当制
御方式を提供することを目的とする。
この発明は、要約すれば、第１制御権を各々の
副中央処理装置に順次与える機能を備え、複数の
副中央処理装置から同時にバス制御権要求があつ
たときは、その時点で第１制御権を与えられた副
中央処理装置から順次制御権を獲得するようにす
るバス割当制御方式である。
副中央処理装置に順次与える機能を備え、複数の
副中央処理装置から同時にバス制御権要求があつ
たときは、その時点で第１制御権を与えられた副
中央処理装置から順次制御権を獲得するようにす
るバス割当制御方式である。
以下、この発明の実施例を図面に基づき説明す
る。
る。
第１図は、この発明の一実施例を示すブロツク
図である。この実施例は、副中央処理装置１，
２，３と、主中央処理装置４と、データバス５
と、アドレスバス６と、リングカウンタ７と、発
振器８と、アンドゲート９，１０，１１と、オア
ゲート１２と、微分回路１３と、Ｄ形フリツプフ
ロツプ１４，１５，１６とを備える。副中央処理
装置１，２，３および主中央処理装置４には、そ
れぞれ、データバス５およびアドレスバス６が接
続されている。副中央処理装置１，２，３は、そ
れぞれ、リクエスト信号出力端子および割込受付
信号入力端子を備える。主中央処理装置４は、割
込信号入力端子、応答信号出力端子およびリセツ
ト信号出力端子を備える。リングカウンタ７は、
出力端子７１，７２，７３を備える。またリング
カウンタ７には、発振器８の出力部および後述す
るオアゲート１２の出力部が接続されている。ア
ンドゲート９の入力部には、リングカウンタ７の
出力端子７１および副中央処理装置１のリクエス
ト信号出力端子が接続されている。同様に、アン
ドゲート１０の入力部には、リングカウンタ７の
出力端子７２および副中央処理装置２のリクエス
ト信号出力端子が接続されている。アンドゲート
１１の入力部には、リングカウンタ７の出力端子
７３および副中央処理装置３のリクエスト信号出
力端子が接続されている。アンドゲート９の出力
部は、Ｄ形フリツプフロツプ１４のＤ端子および
オアゲート１２の入力部に接続されている。同様
に、アンドゲート１０の出力部は、Ｄ形フリツプ
フロツプ１５のＤ端子およびオアゲート１２の入
力部に接続されている。アンドゲート１１の出力
部は、Ｄ形フリツプフロツプ１６のＤ端子および
オアゲート１２の入力部に接続されている。オア
ゲート１２の出力部は、主中央処理装置４の割込
信号入力端子およびリングカウンタ７に接続され
ている。主中央処理装置４の応答信号出力端子
は、微分回路１３の入力部に接続され、微分回路
１３の出力部は、Ｄ形フリツプフロツプ１４，１
５および１６のＴ端子に接続されている。また、
主中央処理装置４のリセツト信号出力端子は、Ｄ
形フリツプフロツプ１４，１５および１６のＲ端
子に接続されている。一方、Ｄ形フリツプフロツ
プ１４，１５および１６のＱ端子は、それぞれ、
副中央処理装置１，２および３の割込受付信号入
力端子に接続されている。
図である。この実施例は、副中央処理装置１，
２，３と、主中央処理装置４と、データバス５
と、アドレスバス６と、リングカウンタ７と、発
振器８と、アンドゲート９，１０，１１と、オア
ゲート１２と、微分回路１３と、Ｄ形フリツプフ
ロツプ１４，１５，１６とを備える。副中央処理
装置１，２，３および主中央処理装置４には、そ
れぞれ、データバス５およびアドレスバス６が接
続されている。副中央処理装置１，２，３は、そ
れぞれ、リクエスト信号出力端子および割込受付
信号入力端子を備える。主中央処理装置４は、割
込信号入力端子、応答信号出力端子およびリセツ
ト信号出力端子を備える。リングカウンタ７は、
出力端子７１，７２，７３を備える。またリング
カウンタ７には、発振器８の出力部および後述す
るオアゲート１２の出力部が接続されている。ア
ンドゲート９の入力部には、リングカウンタ７の
出力端子７１および副中央処理装置１のリクエス
ト信号出力端子が接続されている。同様に、アン
ドゲート１０の入力部には、リングカウンタ７の
出力端子７２および副中央処理装置２のリクエス
ト信号出力端子が接続されている。アンドゲート
１１の入力部には、リングカウンタ７の出力端子
７３および副中央処理装置３のリクエスト信号出
力端子が接続されている。アンドゲート９の出力
部は、Ｄ形フリツプフロツプ１４のＤ端子および
オアゲート１２の入力部に接続されている。同様
に、アンドゲート１０の出力部は、Ｄ形フリツプ
フロツプ１５のＤ端子およびオアゲート１２の入
力部に接続されている。アンドゲート１１の出力
部は、Ｄ形フリツプフロツプ１６のＤ端子および
オアゲート１２の入力部に接続されている。オア
ゲート１２の出力部は、主中央処理装置４の割込
信号入力端子およびリングカウンタ７に接続され
ている。主中央処理装置４の応答信号出力端子
は、微分回路１３の入力部に接続され、微分回路
１３の出力部は、Ｄ形フリツプフロツプ１４，１
５および１６のＴ端子に接続されている。また、
主中央処理装置４のリセツト信号出力端子は、Ｄ
形フリツプフロツプ１４，１５および１６のＲ端
子に接続されている。一方、Ｄ形フリツプフロツ
プ１４，１５および１６のＱ端子は、それぞれ、
副中央処理装置１，２および３の割込受付信号入
力端子に接続されている。
副中央処理装置１は、バス制御権を要求すると
きは、リクエスト信号出力端子にリクエスト信号
RQ１を出力する。この出力は、割込受付信号入
力端子に割込受付信号AV１が入力されるまで続
けられる。割込受付信号入力端子に割込受付信号
AV１が入力されると、副中央処理装置１は、バ
ス制御権を獲得してバスを制御して所望の動作を
開始するとともに、リクエスト信号RQ１の出力
を停止する。副中央処理装置２および副中央処理
装置３についても全く同様である。主中央処理装
置４は、割込信号入力端子に割込信号RQ０が入
力されると、応答に対する遅れ時間（たとえばｔ
１）後、応答信号出力端子に応答信号AV０を出
力する。この応答信号AV０が出力されている間
は、副中央処理装置にバス占有を許可するもの
で、この時間は予め定められていて、たとえばｔ
２である。微分回路１３は、応答信号AV０の立
ち上がりおよび立ち下がりを検出して、それぞれ
の時点で“１”を出力する。Ｄ形フリツプフロツ
プ１４は、Ｄ端子に与えられた情報を、Ｔ端子に
クロツクパルスが与えられたときに読込み、次の
クロツクパルスが与えられるまでそれをＱ端子に
出力する。Ｄ形フリツプフロツプ１５および１６
についても全く同様である。リングカウンタ７
は、常時は、発振器８からの信号をカウントし、
“１”を出力端子７１，７２および７３に順次出
力する。この出力が移行する時間（すなわち、カ
ウンタの１ステツプの時間）は、発振器８の発振
周波数により決定される。この時間は、後述する
副中央処理装置にバス制御を許可する時間ｔ２よ
りも充分短くしておく。各々の副中央処理装置に
バス制御権の獲得の機会を均等に与えるためであ
る。また、リングカウンタ７は、停止信号Ｓが入
力されると、その時点でカウントを停止し、その
時点での出力状態を保持する。第２図は、リング
カウンタ７の出力信号波形を示す。出力端子７１
には、カウント出力信号Ｃ１が、出力端子７２に
は、カウント出力信号Ｃ２が、出力端子７３に
は、カウント出力信号Ｃ３が出力される。図から
わかるように、常時は、“１”の出力が、出力端
子７１，７２および７３の順序で出力される。
きは、リクエスト信号出力端子にリクエスト信号
RQ１を出力する。この出力は、割込受付信号入
力端子に割込受付信号AV１が入力されるまで続
けられる。割込受付信号入力端子に割込受付信号
AV１が入力されると、副中央処理装置１は、バ
ス制御権を獲得してバスを制御して所望の動作を
開始するとともに、リクエスト信号RQ１の出力
を停止する。副中央処理装置２および副中央処理
装置３についても全く同様である。主中央処理装
置４は、割込信号入力端子に割込信号RQ０が入
力されると、応答に対する遅れ時間（たとえばｔ
１）後、応答信号出力端子に応答信号AV０を出
力する。この応答信号AV０が出力されている間
は、副中央処理装置にバス占有を許可するもの
で、この時間は予め定められていて、たとえばｔ
２である。微分回路１３は、応答信号AV０の立
ち上がりおよび立ち下がりを検出して、それぞれ
の時点で“１”を出力する。Ｄ形フリツプフロツ
プ１４は、Ｄ端子に与えられた情報を、Ｔ端子に
クロツクパルスが与えられたときに読込み、次の
クロツクパルスが与えられるまでそれをＱ端子に
出力する。Ｄ形フリツプフロツプ１５および１６
についても全く同様である。リングカウンタ７
は、常時は、発振器８からの信号をカウントし、
“１”を出力端子７１，７２および７３に順次出
力する。この出力が移行する時間（すなわち、カ
ウンタの１ステツプの時間）は、発振器８の発振
周波数により決定される。この時間は、後述する
副中央処理装置にバス制御を許可する時間ｔ２よ
りも充分短くしておく。各々の副中央処理装置に
バス制御権の獲得の機会を均等に与えるためであ
る。また、リングカウンタ７は、停止信号Ｓが入
力されると、その時点でカウントを停止し、その
時点での出力状態を保持する。第２図は、リング
カウンタ７の出力信号波形を示す。出力端子７１
には、カウント出力信号Ｃ１が、出力端子７２に
は、カウント出力信号Ｃ２が、出力端子７３に
は、カウント出力信号Ｃ３が出力される。図から
わかるように、常時は、“１”の出力が、出力端
子７１，７２および７３の順序で出力される。
次に、第１図の実施例の動作を、タイムチヤー
トをもとに説明する。
トをもとに説明する。
第３図は、バス制御権要求が１台の副中央処理
装置から成された場合のタイムチヤートである。
今、カウント出力信号Ｃ２が“１”のとき副中央
処理装置１からリクエスト信号RQ１が出力され
たとする。この時点では、カウント出力信号Ｃ１
は“０”だからアンドゲート９での論理積は成立
しない。次に、リングカウンタ７のカウントが進
み、カウント出力信号Ｃ１が“１”になつた時点
でアンドゲート９での論理積が成立し、アンドゲ
ート９は“１”を出力する。この出力は、オアゲ
ート１２を通り割込信号RQ０となり主中央処理
装置４に入力されると同時に停止信号Ｓとなりリ
ングカウンタ７に入力される。停止信号Ｓを入力
されたリングカウンタ７は、前述したように、カ
ウントを停止し、カウント出力信号Ｃ１を“１”
に保持する。一方、割込信号RQ０を入力された
主中央処理装置４は、応答に対する遅れ時間ｔ１
経過後、バス制御を許可する応答信号AV０を出
力する。微分回路１３は、応答信号AV０の立ち
上がりを検出して“１”を出力する。Ｄ形フリツ
プフロツプ１４は、Ｄ端子にはアンドゲート９か
らの“１”が入力されていて、さらに、応答信号
AV０が出力された時点でＴ端子に“１”が入力
されるため、Ｑ端子には“１”を出力する。この
出力は、割込受付信号AV１として副中央処理装
置１に入力される。この時点で副中央処理装置１
のバス制御権が確立し、副中央処理装置１はデー
タバス５およびアドレスバス６を占有する（図中
ａ点）。応答信号AV０は、時間ｔ２の間出力され
続けるので、この間、副中央処理装置１は所定の
動作を行なう。なお、副中央処理装置１は、割込
受付信号AV１が入力されると、リクエスト信号
RQ１を停止する（図中ｂ点）。これにより、割込
信号RQ０および停止信号Ｓは“０”になり、リ
ングカウンタ７は再びカウントを開始する。一
方、主中央処理装置４は、時間ｔ２経過後、応答
信号AV０を停止する。微分回路１３は、この応
答信号AV０の立ち下がりを検出して“１”をＤ
形フリツプフロツプ１４に対して出力する。この
時点のＤ形フリツプフロツプ１４のＤ端子の入力
は、リクエスト信号RQ１の出力が停止している
ため“０”であるから、Ｄ形フリツプフロツプ１
４のＱ端子の出力、すなわち、割込受付信号AV
１は“０”となる（図中ｃ点）。この時点で、副
中央処理装置１の動作は終了し、以降、システム
はもとの状態に復帰し、主中央処理装置４が動作
を行なう。なお、副中央処理装置にバス制御を許
可する時間ｔ２の間、主中央処理装置４からはリ
セツト信号Ｒが出力されていて、Ｄ形フリツプフ
ロツプ１４のＲ端子に入力されている。時間ｔ２
の間、ノイズ等でＤ形フリツプフロツプ１４が誤
動作し、副中央処理装置と主中央処理装置とが競
合するのを防止するためである。
装置から成された場合のタイムチヤートである。
今、カウント出力信号Ｃ２が“１”のとき副中央
処理装置１からリクエスト信号RQ１が出力され
たとする。この時点では、カウント出力信号Ｃ１
は“０”だからアンドゲート９での論理積は成立
しない。次に、リングカウンタ７のカウントが進
み、カウント出力信号Ｃ１が“１”になつた時点
でアンドゲート９での論理積が成立し、アンドゲ
ート９は“１”を出力する。この出力は、オアゲ
ート１２を通り割込信号RQ０となり主中央処理
装置４に入力されると同時に停止信号Ｓとなりリ
ングカウンタ７に入力される。停止信号Ｓを入力
されたリングカウンタ７は、前述したように、カ
ウントを停止し、カウント出力信号Ｃ１を“１”
に保持する。一方、割込信号RQ０を入力された
主中央処理装置４は、応答に対する遅れ時間ｔ１
経過後、バス制御を許可する応答信号AV０を出
力する。微分回路１３は、応答信号AV０の立ち
上がりを検出して“１”を出力する。Ｄ形フリツ
プフロツプ１４は、Ｄ端子にはアンドゲート９か
らの“１”が入力されていて、さらに、応答信号
AV０が出力された時点でＴ端子に“１”が入力
されるため、Ｑ端子には“１”を出力する。この
出力は、割込受付信号AV１として副中央処理装
置１に入力される。この時点で副中央処理装置１
のバス制御権が確立し、副中央処理装置１はデー
タバス５およびアドレスバス６を占有する（図中
ａ点）。応答信号AV０は、時間ｔ２の間出力され
続けるので、この間、副中央処理装置１は所定の
動作を行なう。なお、副中央処理装置１は、割込
受付信号AV１が入力されると、リクエスト信号
RQ１を停止する（図中ｂ点）。これにより、割込
信号RQ０および停止信号Ｓは“０”になり、リ
ングカウンタ７は再びカウントを開始する。一
方、主中央処理装置４は、時間ｔ２経過後、応答
信号AV０を停止する。微分回路１３は、この応
答信号AV０の立ち下がりを検出して“１”をＤ
形フリツプフロツプ１４に対して出力する。この
時点のＤ形フリツプフロツプ１４のＤ端子の入力
は、リクエスト信号RQ１の出力が停止している
ため“０”であるから、Ｄ形フリツプフロツプ１
４のＱ端子の出力、すなわち、割込受付信号AV
１は“０”となる（図中ｃ点）。この時点で、副
中央処理装置１の動作は終了し、以降、システム
はもとの状態に復帰し、主中央処理装置４が動作
を行なう。なお、副中央処理装置にバス制御を許
可する時間ｔ２の間、主中央処理装置４からはリ
セツト信号Ｒが出力されていて、Ｄ形フリツプフ
ロツプ１４のＲ端子に入力されている。時間ｔ２
の間、ノイズ等でＤ形フリツプフロツプ１４が誤
動作し、副中央処理装置と主中央処理装置とが競
合するのを防止するためである。
第４図は、バス制御権要求が複数台の副中央処
理装置から同時になされた場合のタイムチヤート
である。この場合は、副中央処理装置１からのリ
クエスト信号RQ１と、副中央処理装置３からの
リクエスト信号QR３とが競合している場合を示
す。第３図との相違点を主に説明する。今、カウ
ント出力信号Ｃ１およびＣ３が“０”のとき（す
なわち、カウント出力信号Ｃ２が“１”のと
き）、副中央処理装置１からリクエスト信号RQ１
と、副中央処理装置２からリクエスト信号RQ２
とが同時に出力されたとする。この場合、アンド
ゲート９および１１のいずれにおいても論理積は
成立しない。次に、リングカウンタ７は、カウン
トを進め、カウント出力信号Ｃ３が“１”にな
る。この時点で、アンドゲート１１での論理積が
成立し、アンドゲート１１は“１”を出力する。
以降は、第３図で説明した場合と同様のステツプ
で、副中央処理装置３には割込受付信号AV３が
入力され、副中央処理装置３がバス制御権を獲得
する（図中ａ点）。これにより、副中央処理装置
３は、図中ａ点から時間ｔ２の間、動作する。一
方、割込受付信号AV３が入力された副中央処理
装置３は、リクエスト信号RQ３を停止する（図
中ｂ点）。これにより、停止信号Ｓが“０”にな
り、リングカウンタ７がカウントを開始する。こ
の場合は、カウント出力信号Ｃ１が“１”になる
が、副中央処理装置１からはリクエスト信号RQ
１が出力し続けられているので、アンドゲート９
での論理積が成立し、即座に割込信号RQ０が
“１”となる（図中ｃ点）。同時に停止信号Ｓも
“１”になるので、リングカウンタ７はカウント
を停止し、その時点の状態（すなわち、カウント
出力信号Ｃ１が“１”の状態）を保持する。一
方、時間ｔ２経過後、主中央処理装置４は応答信
号AV０を停止する（図中ｄ点）ので、その時点
で割込受付信号AV３が“０”になり、副中央処
理装置３の動作は終了する（図中ｅ点）。これは
第３図の場合と同様である。一方、応答信号AV
０の前記立ち下がりにより、微分回路１３からＤ
形フリツプフロツプ１４のＴ端子にも“１”が入
力されるが、この場合カウント出力信号Ｃ１とリ
クエスト信号RQ１の論理積が成立していてＤ形
フリツプフロツプ１４のＤ端子には“１”がアン
ドゲート９から入力されているので、Ｄ形フリツ
プフロツプ１４のＱ端子には“１”が、すなわ
ち、割込受付信号AV１が出力される（図中ｆ
点）。これにより、副中央処理装置１は、副中央
処理装置３に続いて、バス制御権を獲得し、バス
を占有する。一方、主中央処理装置４はｅ点で一
旦応答信号AV０を停止したが、その時点では割
込信号RQ０が入力されているので、即座に応答
信号AV０を出力する。この応答信号AV０は、前
述したように、時間ｔ２の間だけ出力される。ｅ
点から時間ｔ２経過後、応答信号AV０は立ち下
がり、これに伴い割込受付信号AV１も立ち下が
り、副中央処理装置１の動作は終了する（図中ｇ
点）。以降、システムはもとの状態に復帰するの
は第３図の場合と同様である。
理装置から同時になされた場合のタイムチヤート
である。この場合は、副中央処理装置１からのリ
クエスト信号RQ１と、副中央処理装置３からの
リクエスト信号QR３とが競合している場合を示
す。第３図との相違点を主に説明する。今、カウ
ント出力信号Ｃ１およびＣ３が“０”のとき（す
なわち、カウント出力信号Ｃ２が“１”のと
き）、副中央処理装置１からリクエスト信号RQ１
と、副中央処理装置２からリクエスト信号RQ２
とが同時に出力されたとする。この場合、アンド
ゲート９および１１のいずれにおいても論理積は
成立しない。次に、リングカウンタ７は、カウン
トを進め、カウント出力信号Ｃ３が“１”にな
る。この時点で、アンドゲート１１での論理積が
成立し、アンドゲート１１は“１”を出力する。
以降は、第３図で説明した場合と同様のステツプ
で、副中央処理装置３には割込受付信号AV３が
入力され、副中央処理装置３がバス制御権を獲得
する（図中ａ点）。これにより、副中央処理装置
３は、図中ａ点から時間ｔ２の間、動作する。一
方、割込受付信号AV３が入力された副中央処理
装置３は、リクエスト信号RQ３を停止する（図
中ｂ点）。これにより、停止信号Ｓが“０”にな
り、リングカウンタ７がカウントを開始する。こ
の場合は、カウント出力信号Ｃ１が“１”になる
が、副中央処理装置１からはリクエスト信号RQ
１が出力し続けられているので、アンドゲート９
での論理積が成立し、即座に割込信号RQ０が
“１”となる（図中ｃ点）。同時に停止信号Ｓも
“１”になるので、リングカウンタ７はカウント
を停止し、その時点の状態（すなわち、カウント
出力信号Ｃ１が“１”の状態）を保持する。一
方、時間ｔ２経過後、主中央処理装置４は応答信
号AV０を停止する（図中ｄ点）ので、その時点
で割込受付信号AV３が“０”になり、副中央処
理装置３の動作は終了する（図中ｅ点）。これは
第３図の場合と同様である。一方、応答信号AV
０の前記立ち下がりにより、微分回路１３からＤ
形フリツプフロツプ１４のＴ端子にも“１”が入
力されるが、この場合カウント出力信号Ｃ１とリ
クエスト信号RQ１の論理積が成立していてＤ形
フリツプフロツプ１４のＤ端子には“１”がアン
ドゲート９から入力されているので、Ｄ形フリツ
プフロツプ１４のＱ端子には“１”が、すなわ
ち、割込受付信号AV１が出力される（図中ｆ
点）。これにより、副中央処理装置１は、副中央
処理装置３に続いて、バス制御権を獲得し、バス
を占有する。一方、主中央処理装置４はｅ点で一
旦応答信号AV０を停止したが、その時点では割
込信号RQ０が入力されているので、即座に応答
信号AV０を出力する。この応答信号AV０は、前
述したように、時間ｔ２の間だけ出力される。ｅ
点から時間ｔ２経過後、応答信号AV０は立ち下
がり、これに伴い割込受付信号AV１も立ち下が
り、副中央処理装置１の動作は終了する（図中ｇ
点）。以降、システムはもとの状態に復帰するの
は第３図の場合と同様である。
以上のように、この発明によれば、複数の副中
央処理装置のうちのいずれが最初のバス制御権を
獲得するかについては、カウンタの出力がいずれ
の状態にあるかによつつて決定される。そして、
カウンタの１ステツプの時間を各々の副中央処理
装置の処理時間に比べて充分短くしてあるので、
各々の副中央処理装置は、バス制御権の獲得の機
会が均等に与えられる。したがつて、従来のよう
な優先順位の低い副中央処理装置がバス制御権を
長時間獲得できないという欠点は解消される。
央処理装置のうちのいずれが最初のバス制御権を
獲得するかについては、カウンタの出力がいずれ
の状態にあるかによつつて決定される。そして、
カウンタの１ステツプの時間を各々の副中央処理
装置の処理時間に比べて充分短くしてあるので、
各々の副中央処理装置は、バス制御権の獲得の機
会が均等に与えられる。したがつて、従来のよう
な優先順位の低い副中央処理装置がバス制御権を
長時間獲得できないという欠点は解消される。
また、この発明によれば、或る副中央処理装置
がバスの占有権を獲得してバスの占有を開始した
後、速やかにカウンタのカウント動作を開始して
他の副中央処理装置に対するバス占有権の割当予
約を行なうようにしているので、バス占有中に発
生したリクエスト信号が無視されて長時間その処
理が遅れるということを防止できる。それととも
に、或る副中央処理装置のバス占有期間が終了す
ると、即に他の副中央処理装置に対してバス占有
権の確保が行なわれている場合は、時間的なロス
なく直ちに当該他の副中央処理装置に対する処理
へ移行することができ、その処理が遅れることが
防止できる。
がバスの占有権を獲得してバスの占有を開始した
後、速やかにカウンタのカウント動作を開始して
他の副中央処理装置に対するバス占有権の割当予
約を行なうようにしているので、バス占有中に発
生したリクエスト信号が無視されて長時間その処
理が遅れるということを防止できる。それととも
に、或る副中央処理装置のバス占有期間が終了す
ると、即に他の副中央処理装置に対してバス占有
権の確保が行なわれている場合は、時間的なロス
なく直ちに当該他の副中央処理装置に対する処理
へ移行することができ、その処理が遅れることが
防止できる。
第１図は、この発明の一実施例を示すブロツク
図である。第２図は、リングカウンタの出力信号
波形を示す。第３図は、バス制御権要求が１台の
副中央処理装置からなされた場合のタイムチヤー
トである。第４図は、バス制御権要求が複数台の
副中央処理装置から同時になされた場合のタイム
チヤートである。 図において、１，２，３は副中央処理装置、４
は主中央処理装置、５はデータバス、６はアドレ
スバス、７はリングカウンタ、８は発振器、９，
１０，１１はアンドゲート、１２はオアゲート、
１３は微分回路、１４，１５，１６はＤ形フリツ
プフロツプである。
図である。第２図は、リングカウンタの出力信号
波形を示す。第３図は、バス制御権要求が１台の
副中央処理装置からなされた場合のタイムチヤー
トである。第４図は、バス制御権要求が複数台の
副中央処理装置から同時になされた場合のタイム
チヤートである。 図において、１，２，３は副中央処理装置、４
は主中央処理装置、５はデータバス、６はアドレ
スバス、７はリングカウンタ、８は発振器、９，
１０，１１はアンドゲート、１２はオアゲート、
１３は微分回路、１４，１５，１６はＤ形フリツ
プフロツプである。
Claims (1)
- 【特許請求の範囲】 １ 主中央処理装置と、 複数の副中央処理装置と、 前記主中央処理装置と前記複数の副中央処理装
置との間を結ぶバスと、 前記複数の副中央処理装置の処理時間よりも十
分短い周期を有するパルス信号を発生するパルス
発生手段と、 前記複数の副中央処理装置に対して前記バス占
有の割当ての機会を決定するためのカウンタであ
つて、常時は前記パルス発生手段からのパルスの
カウントが続行されているカウンタとを備えてい
て、 前記副中央処理装置の或るものからのリクエス
ト信号と前記カウンタからの対応のカウンタ出力
信号の論理積で前記主中央処理装置に対して割込
をかけるステツプと、 前記論理積に応答して前記カウンタがカウント
を停止するステツプと、 前記割込に応答して前記主中央処理装置が応答
信号を出力するステツプと、 前記論理積と前記応答信号に応じて前記論理積
に対応する副中央処理装置に割込受付信号を返す
ステツプと、 前記割込受付信号を返された副中央処理装置が
前記バスの占有を開始するステツプと、 前記副中央処理装置がバスの占有を開始した
後、速やかに前記カウンタのカウントを開始させ
て、他の副中央処理装置からのリクエスト信号に
備えるステツプと、 前記副中央処理装置のバスの占有を終了させる
ステツプとが繰返して実行される、バス割当制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4528482A JPS58163031A (ja) | 1982-03-20 | 1982-03-20 | バス割当制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4528482A JPS58163031A (ja) | 1982-03-20 | 1982-03-20 | バス割当制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163031A JPS58163031A (ja) | 1983-09-27 |
| JPS6156543B2 true JPS6156543B2 (ja) | 1986-12-03 |
Family
ID=12715005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4528482A Granted JPS58163031A (ja) | 1982-03-20 | 1982-03-20 | バス割当制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163031A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174049A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | 要求選択方式 |
| JPS6278604A (ja) * | 1985-10-02 | 1987-04-10 | Hitachi Ltd | プロセス入出力回路共有化装置 |
| US4777487A (en) * | 1986-07-30 | 1988-10-11 | The University Of Toronto Innovations Foundation | Deterministic access protocol local area network |
-
1982
- 1982-03-20 JP JP4528482A patent/JPS58163031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58163031A (ja) | 1983-09-27 |
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