JPH0113575B2 - - Google Patents
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- Publication number
- JPH0113575B2 JPH0113575B2 JP18820683A JP18820683A JPH0113575B2 JP H0113575 B2 JPH0113575 B2 JP H0113575B2 JP 18820683 A JP18820683 A JP 18820683A JP 18820683 A JP18820683 A JP 18820683A JP H0113575 B2 JPH0113575 B2 JP H0113575B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- common bus
- common
- control signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003213 activating effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、情報処理装置におけるバス制御方式
に関する。
に関する。
従来技術
従来バス制御方式、特に共通バスの制御方式で
は、第１図に示すように一つの共通バスに主記憶
装置（以下MMU）、バスコントローラ、演算処
理装置（以下EPU）および入出力制御装置（以
下IOP）等が多数接続されている。
は、第１図に示すように一つの共通バスに主記憶
装置（以下MMU）、バスコントローラ、演算処
理装置（以下EPU）および入出力制御装置（以
下IOP）等が多数接続されている。
この方式は一般に多くの前記装置類を容易に接
続できる。接続装置類が少ない場合、すなわちバ
ス長が短い場合には、問題ない。しかし接続装置
類が多くなるに従いバス長が長くなり、これに伴
ないバス信号の反射等による波形のなまりも含め
た遅延時間が増加し、バス転送速度の低下を招く
という欠点がある。
続できる。接続装置類が少ない場合、すなわちバ
ス長が短い場合には、問題ない。しかし接続装置
類が多くなるに従いバス長が長くなり、これに伴
ないバス信号の反射等による波形のなまりも含め
た遅延時間が増加し、バス転送速度の低下を招く
という欠点がある。
しかもこの遅延時間の増加はバス上のバス転送
を必要とする２装置間の距離が大きい場合はもち
ろん小さくても同じである。
を必要とする２装置間の距離が大きい場合はもち
ろん小さくても同じである。
第１図を参照すると、装置間距離の小さい
MMU１とEPU３との間のバス転送が頻繁で、か
つ装置間距離の大きいMMU１とIOPn６と間の
バス転送がほとんどない場合でも、MMU１と
EPU３とのバス転送速度が低下するので、シス
テム全体の性能は低下する。
MMU１とEPU３との間のバス転送が頻繁で、か
つ装置間距離の大きいMMU１とIOPn６と間の
バス転送がほとんどない場合でも、MMU１と
EPU３とのバス転送速度が低下するので、シス
テム全体の性能は低下する。
ここでは第１図のIOPn６がMMU１と第１の
EPU３との間で行なわれるバス転送速度を必要
としなくても、存在するだけでバス長延長に寄与
し、システム全体のバス転送速度を低下させるこ
とに着目すべきである。
EPU３との間で行なわれるバス転送速度を必要
としなくても、存在するだけでバス長延長に寄与
し、システム全体のバス転送速度を低下させるこ
とに着目すべきである。
発明の目的
本発明の目的は上述の欠点を除去し、バス長延
長に伴なう性能低下を最小限に抑えることのでき
るバス制御方式を提供することにある。
長に伴なう性能低下を最小限に抑えることのでき
るバス制御方式を提供することにある。
発明の構成
本発明の方式は、主記憶装置と、
少なくとも１つの演算処理装置と、
複数の入出力制御装置と、
前記主記憶装置、前記演算処理装置および前記
複数の入出力制御装置のうち少なくとも一部が共
通に接続される第１の共通バスと、 この第１の共通バスに接続される中継レジスタ
と、 この中継レジスタおよび前記複数の入出力制御
装置のうちの残りが共通に接続される第２の共通
バスと、 前記第１の共通バスに接続された任意の装置か
ら前記第２の共通バスに接続された任意の入出力
制御装置に対し情報の転送を行なうため前記第２
の共通バス活性化用第１の制御信号を伝送する第
１の制御信号線と、 前記第２の共通バスに接続された入出力制御装
置の１つから前記第１の共通バスに接続された任
意の装置に対し情報の転送を行なうため前記第１
の共通バス活性化用第２の制御信号を伝送する第
２の制御信号線とを備え、 バスの使用権割当に対応して前記第１および第
２の制御信号を制御することを特徴とする。
複数の入出力制御装置のうち少なくとも一部が共
通に接続される第１の共通バスと、 この第１の共通バスに接続される中継レジスタ
と、 この中継レジスタおよび前記複数の入出力制御
装置のうちの残りが共通に接続される第２の共通
バスと、 前記第１の共通バスに接続された任意の装置か
ら前記第２の共通バスに接続された任意の入出力
制御装置に対し情報の転送を行なうため前記第２
の共通バス活性化用第１の制御信号を伝送する第
１の制御信号線と、 前記第２の共通バスに接続された入出力制御装
置の１つから前記第１の共通バスに接続された任
意の装置に対し情報の転送を行なうため前記第１
の共通バス活性化用第２の制御信号を伝送する第
２の制御信号線とを備え、 バスの使用権割当に対応して前記第１および第
２の制御信号を制御することを特徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説明
する。
する。
第２図を参照すると、本発明の一実施例は、
MMU１，バスコントローラ２，EPU３，IOPO
４，これら装置１−４と接続される第１の共通バ
ス７，IOP１５，…IOPn６，これら装置５−６
と接続される第２の共通バス８，第１の共通バス
７および第２の共通バス８に接続される中継レジ
スタ９、EPU３，IOPO４，IOP１５およびIOPn
６からのバス使用権要求信号をバスコントローラ
２に伝送するバス使用権要求信号線１０，および
MMU１からのバス使用権要求信号をバスコント
ローラ２に伝送するバス使用権要求信号線１１か
ら構成されている。
MMU１，バスコントローラ２，EPU３，IOPO
４，これら装置１−４と接続される第１の共通バ
ス７，IOP１５，…IOPn６，これら装置５−６
と接続される第２の共通バス８，第１の共通バス
７および第２の共通バス８に接続される中継レジ
スタ９、EPU３，IOPO４，IOP１５およびIOPn
６からのバス使用権要求信号をバスコントローラ
２に伝送するバス使用権要求信号線１０，および
MMU１からのバス使用権要求信号をバスコント
ローラ２に伝送するバス使用権要求信号線１１か
ら構成されている。
前記バスコントローラ２はMMU１を含む各装
置１−６からバス使用権要求信号線１０および１
１を介して与えられるバス使用権要求信号を受け
取り、所定のルールによりバス使用権の優先順位
を決定し、その時点での最高優先順位の装置に対
しバス使用権を与える。
置１−６からバス使用権要求信号線１０および１
１を介して与えられるバス使用権要求信号を受け
取り、所定のルールによりバス使用権の優先順位
を決定し、その時点での最高優先順位の装置に対
しバス使用権を与える。
次に第２図の中継レジスタ９の構成を第３図を
用いて詳細に説明する。
用いて詳細に説明する。
第３図を参照すると、前記中継レジスタ９は端
子３１，３２，３３および３４，フリツプフロツ
プ３５および３６，バスドライバ３７−１および
３７−２，およびバスドライバ３８−１および３
８−２から構成されている。
子３１，３２，３３および３４，フリツプフロツ
プ３５および３６，バスドライバ３７−１および
３７−２，およびバスドライバ３８−１および３
８−２から構成されている。
前記端子３１は、第１の共通バスへ接続され、
前記端子３２は第２の共通バスへ接続される。前
記端子３３は第１の制御信号の受信端子、同様に
前記端子３４は第２の制御信号の受信端子であ
る。フリツプフロツプ（以下Ｆ／Ｆ）３５は第１
の共通バス７から第２の共通バス８へバス転送す
るときの中継レジスタであり、Ｆ／Ｆ３６は第２
の共通バス８から第１の共通バス７へバス転送す
るときの中継レジスタである。各々第１の共通バ
ス７と第２の共通バス８との間にまたがるバス転
送のときバス上の情報を貯える役目を果たす。
前記端子３２は第２の共通バスへ接続される。前
記端子３３は第１の制御信号の受信端子、同様に
前記端子３４は第２の制御信号の受信端子であ
る。フリツプフロツプ（以下Ｆ／Ｆ）３５は第１
の共通バス７から第２の共通バス８へバス転送す
るときの中継レジスタであり、Ｆ／Ｆ３６は第２
の共通バス８から第１の共通バス７へバス転送す
るときの中継レジスタである。各々第１の共通バ
ス７と第２の共通バス８との間にまたがるバス転
送のときバス上の情報を貯える役目を果たす。
第１の制御信号は第１の共通バス７から第２の
共通バス８へのバス転送を活性化するための信号
で、第１の共通バス７から第２の共通バス８への
バス転送時に、真にしてトライステートのバスド
ライバ３７−１，および３７−２をイネーブルさ
せる。
共通バス８へのバス転送を活性化するための信号
で、第１の共通バス７から第２の共通バス８への
バス転送時に、真にしてトライステートのバスド
ライバ３７−１，および３７−２をイネーブルさ
せる。
一方第２の共通バス８から、第１の共通バス７
へのバス転送時は偽にして、バスドライバ３７−
１，および３７−２をデイスイネーブルさせる。
へのバス転送時は偽にして、バスドライバ３７−
１，および３７−２をデイスイネーブルさせる。
第２の制御信号は第２の共通バス８から第１の
共通バス７へのバス転送を活性化するための信号
で、第２の共通バス８から第１の共通バス７への
バス転送時、真にしてトラクステートのバスドラ
イバ３８−１および３８−２をイネーブルさせ
る。一方第１の共通バス７から第２の共通バス８
へのバス転送時は偽にしてバスドライバ３８−１
および３８−２をデイスイネーブルさせる。
共通バス７へのバス転送を活性化するための信号
で、第２の共通バス８から第１の共通バス７への
バス転送時、真にしてトラクステートのバスドラ
イバ３８−１および３８−２をイネーブルさせ
る。一方第１の共通バス７から第２の共通バス８
へのバス転送時は偽にしてバスドライバ３８−１
および３８−２をデイスイネーブルさせる。
第２図において、バス使用権割当の結果、たと
えばMMU１からIOP１５に対してバス転送が必
要になつた時は、第１の制御信号を真、第２の制
御信号を偽とすることによつて所望のバス転送が
可能になる。また、IOPn６からMMU１に対し
てバス転送が必要になつた時には第２の制御信号
を真、第１の制御信号を偽にすることにより所望
のバス転送が可能になる。
えばMMU１からIOP１５に対してバス転送が必
要になつた時は、第１の制御信号を真、第２の制
御信号を偽とすることによつて所望のバス転送が
可能になる。また、IOPn６からMMU１に対し
てバス転送が必要になつた時には第２の制御信号
を真、第１の制御信号を偽にすることにより所望
のバス転送が可能になる。
さて、第２図の中継レジスタ９の位置は第１の
共通バス７に接続されるMMU１，EPU３，
IOPO４など必要最低限のしかも高いバス転送速
度を必要とする装置類の性能を最大限に引出すよ
うな場所（バス長）に設定する。
共通バス７に接続されるMMU１，EPU３，
IOPO４など必要最低限のしかも高いバス転送速
度を必要とする装置類の性能を最大限に引出すよ
うな場所（バス長）に設定する。
こうして第１の共通バスに接続される装置間の
バス転送を、第２の共通バスに接続される装置に
影響されることなく高速に実行できる。
バス転送を、第２の共通バスに接続される装置に
影響されることなく高速に実行できる。
本発明によれば、第１の共通バス７と第２の共
通バス８とを中継レジスタ９を介して接続し、第
１の共通バス７に接続された任意の装置から第２
の共通バス８に接続された入出力制御装置に対
し、データの転送を行なうため、第２の共通バス
３２を活性化する第１の制御信号を有し、かつ第
２の共通バス８に接続された入出力制御装置４，
５，および６の１つから第１の共通バス７に接続
された任意の装置に対しデータの転送を行なうた
め、第１の共通バス７を活性化する第２の制御信
号を有し、バスの使用権割当２に対応して前記制
御信号を制御することによつて、バス長延長に伴
なう性能低下を最小限に抑えることが可能であ
る。
通バス８とを中継レジスタ９を介して接続し、第
１の共通バス７に接続された任意の装置から第２
の共通バス８に接続された入出力制御装置に対
し、データの転送を行なうため、第２の共通バス
３２を活性化する第１の制御信号を有し、かつ第
２の共通バス８に接続された入出力制御装置４，
５，および６の１つから第１の共通バス７に接続
された任意の装置に対しデータの転送を行なうた
め、第１の共通バス７を活性化する第２の制御信
号を有し、バスの使用権割当２に対応して前記制
御信号を制御することによつて、バス長延長に伴
なう性能低下を最小限に抑えることが可能であ
る。
発明の効果
本発明には、第１の共通バスと第２の共通バス
を中継レジスタを介して接続して、第１の共通バ
スと第２の共通バス間の転送を制御する制御信号
１，２を設け、バスの使用権割当てに対応してこ
の信号を制御することによつて、バス長延長に伴
なう性能低下を最小限に抑えることができるとい
う効果がある。
を中継レジスタを介して接続して、第１の共通バ
スと第２の共通バス間の転送を制御する制御信号
１，２を設け、バスの使用権割当てに対応してこ
の信号を制御することによつて、バス長延長に伴
なう性能低下を最小限に抑えることができるとい
う効果がある。
第１図は従来のバス方式を示す図、第２図は本
発明の一実施例を示す図および第３図は第２図の
一実施例の中継レジスタの詳細な構成を示す図で
ある。 第３図において、３１……第１の共通バスへ接
続される端子、３２……第２の共通バスへ接続さ
れる端子、３３……第１の制御信号受信端子、３
４……第２の制御信号受信端子、３５，３６……
フリツプフロツプ、３７−１，３７−２，３８−
１，３８−２……バスドライバ。
発明の一実施例を示す図および第３図は第２図の
一実施例の中継レジスタの詳細な構成を示す図で
ある。 第３図において、３１……第１の共通バスへ接
続される端子、３２……第２の共通バスへ接続さ
れる端子、３３……第１の制御信号受信端子、３
４……第２の制御信号受信端子、３５，３６……
フリツプフロツプ、３７−１，３７−２，３８−
１，３８−２……バスドライバ。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、 少なくとも１つの演算処理装置と、 複数の入出力制御装置と、 前記主記憶装置、前記演算処理装置、および前
記複数の入出力制御装置のうち少なくとも一部が
共通に接続される第１の共通バスと、 この第１の共通バスに接続される中継レジスタ
と、 この中継レジスタおよび前記複数の入出力制御
装置のうちの残りが共通に接続される第２の共通
バスと、 前記第１の共通バスに接続された任意の装置か
ら前記第２の共通バスに接続された任意の入出力
制御装置に対し情報の転送を行なうため前記第２
の共通バス活性化用第１の制御信号を伝送する第
１の制御信号線と、 前記第２の共通バスに接続された入出力制御装
置の１つから前記第１の共通バスに接続された任
意の装置に対し情報の転送を行なうため前記第１
の共通バス活性化用第２の制御信号を伝送する第
２の制御信号線とを備え、 バスの使用権割当に対応して前記第１および第
２の制御信号を制御することを特徴とするバス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18820683A JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18820683A JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079455A JPS6079455A (ja) | 1985-05-07 |
| JPH0113575B2 true JPH0113575B2 (ja) | 1989-03-07 |
Family
ID=16219625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18820683A Granted JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314193U (ja) * | 1989-06-27 | 1991-02-13 | ||
| JPH0449192Y2 (ja) * | 1987-12-25 | 1992-11-19 |
-
1983
- 1983-10-07 JP JP18820683A patent/JPS6079455A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449192Y2 (ja) * | 1987-12-25 | 1992-11-19 | ||
| JPH0314193U (ja) * | 1989-06-27 | 1991-02-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6079455A (ja) | 1985-05-07 |
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