JP3525506B2 - バスアービトレーション装置及び方法 - Google Patents
バスアービトレーション装置及び方法Info
- Publication number
- JP3525506B2 JP3525506B2 JP21009294A JP21009294A JP3525506B2 JP 3525506 B2 JP3525506 B2 JP 3525506B2 JP 21009294 A JP21009294 A JP 21009294A JP 21009294 A JP21009294 A JP 21009294A JP 3525506 B2 JP3525506 B2 JP 3525506B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- occupation
- occupancy
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、共通バスと、複数のバ
スマスタと、アービタ回路を有し、該バスの占有をバス
占有要求信号と、バス占有許可信号と、バス占有信号に
よって制御するシステムにおけるバスアービトレーショ
ン装置及び方法に関するものである。
スマスタと、アービタ回路を有し、該バスの占有をバス
占有要求信号と、バス占有許可信号と、バス占有信号に
よって制御するシステムにおけるバスアービトレーショ
ン装置及び方法に関するものである。
【０００２】
【従来の技術】従来のバスアービトレーション装置は、
簡単のため共通バスを使用するバスマスタが２つの場合
を例にとると図９に示す回路構成となる。アービタ回路
でのバスの調停は、アービタ回路から該当するバスマス
タに対しバス占有許可信号が出力される。各バスマスタ
では共通バスの占有即ちバス占有信号をＯＮするための
判定を行なっており、バス占有許可信号がＯＮかつバス
占有信号がＯＦＦした次のサイクルからバス占有信号を
ＯＮし共通バスを占有し、共通バスを使用する処理が終
了したときバス占有信号をＯＦＦする。ここで、全ての
バスマスタが同一のバス占有信号により共通バスの占有
を判定している。この技術に関連する公知例として特公
昭６１−４９７１２号がある。
簡単のため共通バスを使用するバスマスタが２つの場合
を例にとると図９に示す回路構成となる。アービタ回路
でのバスの調停は、アービタ回路から該当するバスマス
タに対しバス占有許可信号が出力される。各バスマスタ
では共通バスの占有即ちバス占有信号をＯＮするための
判定を行なっており、バス占有許可信号がＯＮかつバス
占有信号がＯＦＦした次のサイクルからバス占有信号を
ＯＮし共通バスを占有し、共通バスを使用する処理が終
了したときバス占有信号をＯＦＦする。ここで、全ての
バスマスタが同一のバス占有信号により共通バスの占有
を判定している。この技術に関連する公知例として特公
昭６１−４９７１２号がある。
【０００３】
１．上記、従来例での動作は一般に、クロックサイクル
を短くしてゆく（動作周波数を高くしてゆく）につれ、
バスを使用するバスマスタにおいて該バスを使用する条
件が成立してからバス占有信号をＯＮするまでのセット
アップタイムが不足し、このバスマスタが出力するバス
占有信号の確定が他のバスマスタでのバスの使用を判定
するタイミングに間に合わなくなり、他のバスマスタに
おいて、バスの使用を判定できない不具合が生じる。
を短くしてゆく（動作周波数を高くしてゆく）につれ、
バスを使用するバスマスタにおいて該バスを使用する条
件が成立してからバス占有信号をＯＮするまでのセット
アップタイムが不足し、このバスマスタが出力するバス
占有信号の確定が他のバスマスタでのバスの使用を判定
するタイミングに間に合わなくなり、他のバスマスタに
おいて、バスの使用を判定できない不具合が生じる。
【０００４】２．さらに、バスマスタがバスを使用する
か否かの判定に、バスマスタが出力するバス占有信号を
次のクロックサイクルまで遅らせた信号を使用した際、
該バスマスタが、バス占有許可信号がＯＦＦしたクロッ
クサイクルでバス占有信号をＯＮした場合、アービタ回
路は該クロックサイクルで、他のバスマスタに対するバ
ス占有許可信号をＯＮし、そのバスマスタは該クロック
サイクルではバス占有信号を遅延要素に通した信号がＯ
Ｎしていないので次のクロックサイクルでバス占有信号
をＯＮするため、バスを異なるバスマスタが同時に使用
する不具合が生じる。
か否かの判定に、バスマスタが出力するバス占有信号を
次のクロックサイクルまで遅らせた信号を使用した際、
該バスマスタが、バス占有許可信号がＯＦＦしたクロッ
クサイクルでバス占有信号をＯＮした場合、アービタ回
路は該クロックサイクルで、他のバスマスタに対するバ
ス占有許可信号をＯＮし、そのバスマスタは該クロック
サイクルではバス占有信号を遅延要素に通した信号がＯ
Ｎしていないので次のクロックサイクルでバス占有信号
をＯＮするため、バスを異なるバスマスタが同時に使用
する不具合が生じる。
【０００５】本発明の目的は、バス占有信号の確定が遅
いために生じるバスの使用を判定出来ない問題を解決
し、異なる動作タイミングのバスマスタをバスに接続さ
せた場合に、異なるバスマスタがバスを同時に使用しよ
うとする問題を解決する。
いために生じるバスの使用を判定出来ない問題を解決
し、異なる動作タイミングのバスマスタをバスに接続さ
せた場合に、異なるバスマスタがバスを同時に使用しよ
うとする問題を解決する。
【０００６】
【課題を解決するための手段】本発明におけるバスアー
ビトレーション装置は、上記問題点を解決するため、バ
スマスタが出力するバス占有信号を予め定められたクロ
ックサイクルまで遅延させる手段を有するものである。
ビトレーション装置は、上記問題点を解決するため、バ
スマスタが出力するバス占有信号を予め定められたクロ
ックサイクルまで遅延させる手段を有するものである。
【０００７】具体的には、共通バスと、バス占有要求が
生じた時バス占有要求信号を出力する、該バスを使用す
るバスマスタと、該各バス占有要求信号からバス占有許
可信号を生成するバスアービタ回路と、少なくとも１ク
ロックサイクル以上バスマスタが動作決定に必要なクロ
ックサイクルだけ信号を遅延させる遅延回路を有するも
のである。方法としては、バス占有要求が生じた時バス
マスタからバス占有要求信号を出力するステップにより
バス占有要求信号を出力し、バス占有信号を少なくとも
１クロックサイクル遅延させるステップを有し、バス占
有信号が非占有状態に遷移したクロックサイクルにてバ
スを占有するか否かを判定するバスマスタが共通バスを
占有している時は、バス占有信号が非占有状態に遷移し
た後、該バス占有信号を少なくとも１クロックサイクル
遅延させるステップにより遅延させたクロックサイクル
にてバスを占有するか否かを判定するステップを有する
ものである。
生じた時バス占有要求信号を出力する、該バスを使用す
るバスマスタと、該各バス占有要求信号からバス占有許
可信号を生成するバスアービタ回路と、少なくとも１ク
ロックサイクル以上バスマスタが動作決定に必要なクロ
ックサイクルだけ信号を遅延させる遅延回路を有するも
のである。方法としては、バス占有要求が生じた時バス
マスタからバス占有要求信号を出力するステップにより
バス占有要求信号を出力し、バス占有信号を少なくとも
１クロックサイクル遅延させるステップを有し、バス占
有信号が非占有状態に遷移したクロックサイクルにてバ
スを占有するか否かを判定するバスマスタが共通バスを
占有している時は、バス占有信号が非占有状態に遷移し
た後、該バス占有信号を少なくとも１クロックサイクル
遅延させるステップにより遅延させたクロックサイクル
にてバスを占有するか否かを判定するステップを有する
ものである。
【０００８】さらに、本発明のバスアービトレーション
装置は、バスマスタの内の１つに対しバス占有許可信号
をＯＮしている状態から、条件の成立したその他のバス
マスタへバス占有許可信号を移す際に、該遅延させたク
ロックサイクルの間どのバスマスタに対してもバス占有
信号をＯＮさせない手段を有するものである。
装置は、バスマスタの内の１つに対しバス占有許可信号
をＯＮしている状態から、条件の成立したその他のバス
マスタへバス占有許可信号を移す際に、該遅延させたク
ロックサイクルの間どのバスマスタに対してもバス占有
信号をＯＮさせない手段を有するものである。
【０００９】更に、少なくとも１クロックサイクル、バ
ス占有許可信号を抑止させる回路を有するものである。
また方法としては、少なくとも１クロックサイクル分バ
ス占有許可信号の出力を抑止するステップを有し、バス
占有信号が非占有状態に遷移した後、遅延させたクロッ
クサイクルでバスを占有するか否かを判定するバスマス
タのバス占有許可信号を許可状態にする時、該少なくと
も１クロックサイクル分バス占有許可信号の出力を抑止
するステップにより、バス占有許可信号を不許可状態に
した後、信号出力を抑止させていたクロックサイクル以
降でバス占有許可信号を許可状態にするステップとを有
する。
ス占有許可信号を抑止させる回路を有するものである。
また方法としては、少なくとも１クロックサイクル分バ
ス占有許可信号の出力を抑止するステップを有し、バス
占有信号が非占有状態に遷移した後、遅延させたクロッ
クサイクルでバスを占有するか否かを判定するバスマス
タのバス占有許可信号を許可状態にする時、該少なくと
も１クロックサイクル分バス占有許可信号の出力を抑止
するステップにより、バス占有許可信号を不許可状態に
した後、信号出力を抑止させていたクロックサイクル以
降でバス占有許可信号を許可状態にするステップとを有
する。
【００１０】
【作用】確定の遅いバス占有信号が遅延手段を経ること
で、遅延クロックサイクルの始めで確定する。またこの
方法によれば、バス占有信号が非占有状態に遷移したク
ロックサイクルにてバスを占有するか否かを判定するバ
スマスタが共通バスを占有している時は、バス占有信号
が非占有状態に遷移した後、該バス占有信号を少なくと
も１クロックサイクル遅延させるステップにより遅延さ
せたクロックサイクルにてバスを占有するか否かを判定
するステップにより、遅延クロックサイクルの始めで確
定することができる。これにより各バスマスタがバスを
使用するか否かを判定する際にその信号を使用するの
で、各バスマスタはバス占有信号が変化して遅延クロッ
クサイクル遅れてバスの使用判定を行なうが、判定にか
かる時間は直接バス占有信号を使用した場合に比べ、余
裕ができる。
で、遅延クロックサイクルの始めで確定する。またこの
方法によれば、バス占有信号が非占有状態に遷移したク
ロックサイクルにてバスを占有するか否かを判定するバ
スマスタが共通バスを占有している時は、バス占有信号
が非占有状態に遷移した後、該バス占有信号を少なくと
も１クロックサイクル遅延させるステップにより遅延さ
せたクロックサイクルにてバスを占有するか否かを判定
するステップにより、遅延クロックサイクルの始めで確
定することができる。これにより各バスマスタがバスを
使用するか否かを判定する際にその信号を使用するの
で、各バスマスタはバス占有信号が変化して遅延クロッ
クサイクル遅れてバスの使用判定を行なうが、判定にか
かる時間は直接バス占有信号を使用した場合に比べ、余
裕ができる。
【００１１】更に、バスの占有許可信号の変更時、遅延
クロックサイクルの間どのバスマスタにもバス占有許可
信号を与えないサイクルを設ける手段により、そのクロ
ックサイクルでバス占有信号がＯＮした場合、次のクロ
ックサイクル以降で異なるバスマスタによるバスの二重
使用を回避することができる。またこの方法において
は、バス占有信号が非占有状態に遷移した後、遅延させ
たクロツクサイクルでバスを占有するか否かを判定する
バスマスタのバス占有許可信号を許可状態にする時、該
少なくとも１クロックサイクル分バス占有許可信号の出
力を抑止するステップにより、バス占有許可信号を不許
可状態にした後、信号出力を抑止させていたクロックサ
イクル以降でバス占有許可信号を許可状態にするステッ
プにより、バスを異なるバスマスタが同時に使用する状
態の発生を防ぐことが出来る。
クロックサイクルの間どのバスマスタにもバス占有許可
信号を与えないサイクルを設ける手段により、そのクロ
ックサイクルでバス占有信号がＯＮした場合、次のクロ
ックサイクル以降で異なるバスマスタによるバスの二重
使用を回避することができる。またこの方法において
は、バス占有信号が非占有状態に遷移した後、遅延させ
たクロツクサイクルでバスを占有するか否かを判定する
バスマスタのバス占有許可信号を許可状態にする時、該
少なくとも１クロックサイクル分バス占有許可信号の出
力を抑止するステップにより、バス占有許可信号を不許
可状態にした後、信号出力を抑止させていたクロックサ
イクル以降でバス占有許可信号を許可状態にするステッ
プにより、バスを異なるバスマスタが同時に使用する状
態の発生を防ぐことが出来る。
【００１２】
【実施例】以下本発明の一実施例を説明する。
【００１３】図１は、本発明の一実施例システムの要部
構成図である。中央処理装置（１４１）は、内部に基本
処理装置（１４２）、主記憶装置（１４４）、ハードデ
ィスク（１４６）に代表される外部記憶装置とバスを接
続するファイルコントローラ（１４５）を持ち、各々は
各装置間の情報交換を行なうためのシステムバス（１４
３）に接続される。基本処理装置（１４２）は内部にロ
ーカルバス（１４７）、データ処理を行う中央演算ユニ
ットＭＰＵ（１４８）、システムバス（１４３）とロー
カルバス（１４７）のモニタやキャッシュの一致保証監
視制御を行うデータ照合回路ＳＮＰ（１４９）、システ
ムバス（１４３）とローカルバス（１４７）とのデータ
の授受を制御するバスインターフェースユニットＢＩＵ
（１４１０）、およびアービタ回路（１４１１）を持
ち、ＭＰＵ（１４８）、ＳＮＰ（１４９）、ＢＩＵ（１
４１０）の３つのバスマスタがローカルバス（１４７）
に接続されている。そして、各バスマスタによるローカ
ルバス（１４７）の占有の調停をアービタ回路（１４１
１）が行っている。本実施例においてはＳＮＰやＢＩＵ
の動作タイミングは１クロックサイクルでバスを占有す
るか否かを判定出来るのに対し、ＭＰＵの動作タイミン
グはバスクロックサイクルに比べ遅く、２クロックサイ
クル必要とするものとして説明する。しかし、この条件
は本発明に本質的なものではなく、本発明によれば、ど
のバスマスタの動作タイミングがバスのクロックサイク
ルに比べ遅いかは問題ではない。また、動作タイミング
の遅いバスマスタにおいて動作決定に必要なクロック数
も２クロックサイクルである必要は無く、任意のクロッ
クサイクルで構わない。
構成図である。中央処理装置（１４１）は、内部に基本
処理装置（１４２）、主記憶装置（１４４）、ハードデ
ィスク（１４６）に代表される外部記憶装置とバスを接
続するファイルコントローラ（１４５）を持ち、各々は
各装置間の情報交換を行なうためのシステムバス（１４
３）に接続される。基本処理装置（１４２）は内部にロ
ーカルバス（１４７）、データ処理を行う中央演算ユニ
ットＭＰＵ（１４８）、システムバス（１４３）とロー
カルバス（１４７）のモニタやキャッシュの一致保証監
視制御を行うデータ照合回路ＳＮＰ（１４９）、システ
ムバス（１４３）とローカルバス（１４７）とのデータ
の授受を制御するバスインターフェースユニットＢＩＵ
（１４１０）、およびアービタ回路（１４１１）を持
ち、ＭＰＵ（１４８）、ＳＮＰ（１４９）、ＢＩＵ（１
４１０）の３つのバスマスタがローカルバス（１４７）
に接続されている。そして、各バスマスタによるローカ
ルバス（１４７）の占有の調停をアービタ回路（１４１
１）が行っている。本実施例においてはＳＮＰやＢＩＵ
の動作タイミングは１クロックサイクルでバスを占有す
るか否かを判定出来るのに対し、ＭＰＵの動作タイミン
グはバスクロックサイクルに比べ遅く、２クロックサイ
クル必要とするものとして説明する。しかし、この条件
は本発明に本質的なものではなく、本発明によれば、ど
のバスマスタの動作タイミングがバスのクロックサイク
ルに比べ遅いかは問題ではない。また、動作タイミング
の遅いバスマスタにおいて動作決定に必要なクロック数
も２クロックサイクルである必要は無く、任意のクロッ
クサイクルで構わない。
【００１４】ＭＰＵ（１４８）はローカルバスの占有の
判定にバス占有信号ＢＢ（１４１２）を直接入力および
出力しており、ＳＮＰ（１４９）およびＢＩＵ（１４１
０）はＢＢ（１４１２）をフリップフロップに代表され
る遅延回路又はラッチ回路（１４１３）により遅延させ
た信号ＬＢＢ（１４１４）を入力し，ＢＢ（１４１２）
を直接出力している。更に、ＢＩＵはＢＢとＬＢＢの信
号をアービタ回路からの信号により選択する選択回路
（１４１５）からの出力を入力としているが、もちろ
ん、選択回路はＢＩＵのみに特有のものではないこと
は、本発明の目的から明らかであるし、またＭＰＵ，Ｓ
ＮＰ，ＢＩＵが各１つである必要もない。
判定にバス占有信号ＢＢ（１４１２）を直接入力および
出力しており、ＳＮＰ（１４９）およびＢＩＵ（１４１
０）はＢＢ（１４１２）をフリップフロップに代表され
る遅延回路又はラッチ回路（１４１３）により遅延させ
た信号ＬＢＢ（１４１４）を入力し，ＢＢ（１４１２）
を直接出力している。更に、ＢＩＵはＢＢとＬＢＢの信
号をアービタ回路からの信号により選択する選択回路
（１４１５）からの出力を入力としているが、もちろ
ん、選択回路はＢＩＵのみに特有のものではないこと
は、本発明の目的から明らかであるし、またＭＰＵ，Ｓ
ＮＰ，ＢＩＵが各１つである必要もない。
【００１５】この装置において、ＭＰＵ，ＳＮＰ，ＢＩ
Ｕの各バスマスタはローカルバス（１４７）を使用する
ためにアービタ回路（１４２）に対してバス占有許可を
もらうためにバス占有要求信号を送る。アービタ回路は
バスの調停操作を行い要求を出したバスマスタのうちの
一つにバス占有許可信号を送る。各バスマスタはこのバ
ス占有許可信号とバス占有状態をもとに動作を決定す
る。この時ＳＮＰやＢＩＵがバス占有動作決定時にＭＰ
Ｕの動作タイミングに合わせて遅延された信号ＬＢＢを
用いることにより、セットアップタイムが長いＭＰＵは
同一のローカルバス上で動作することが可能になる。
Ｕの各バスマスタはローカルバス（１４７）を使用する
ためにアービタ回路（１４２）に対してバス占有許可を
もらうためにバス占有要求信号を送る。アービタ回路は
バスの調停操作を行い要求を出したバスマスタのうちの
一つにバス占有許可信号を送る。各バスマスタはこのバ
ス占有許可信号とバス占有状態をもとに動作を決定す
る。この時ＳＮＰやＢＩＵがバス占有動作決定時にＭＰ
Ｕの動作タイミングに合わせて遅延された信号ＬＢＢを
用いることにより、セットアップタイムが長いＭＰＵは
同一のローカルバス上で動作することが可能になる。
【００１６】また、アービタ回路はＳＮＰ（１４９）お
よびＢＩＵ（１４１０）に対しバス占有許可信号をＯＮ
する前の１クロックサイクルはどのバスマスタに対して
もバス占有許可信号を与えない。一方、動作タイミング
が遅いＭＰＵ（１４８）に対しバス占有許可信号をＯＮ
する際には、どのバスマスタに対してもバス占有許可信
号を即座に与える。更に、ＢＩＵとＢＢ及びＬＢＢの間
に接続されている選択回路（１４１５）が、先に占有さ
れていたバスマスタがＭＰＵなのか、ＳＮＰ又はＢＩＵ
なのかという信号をアービタ回路から得て、最適の信号
を選択することにより、システムの性能低下を抑えてい
る。
よびＢＩＵ（１４１０）に対しバス占有許可信号をＯＮ
する前の１クロックサイクルはどのバスマスタに対して
もバス占有許可信号を与えない。一方、動作タイミング
が遅いＭＰＵ（１４８）に対しバス占有許可信号をＯＮ
する際には、どのバスマスタに対してもバス占有許可信
号を即座に与える。更に、ＢＩＵとＢＢ及びＬＢＢの間
に接続されている選択回路（１４１５）が、先に占有さ
れていたバスマスタがＭＰＵなのか、ＳＮＰ又はＢＩＵ
なのかという信号をアービタ回路から得て、最適の信号
を選択することにより、システムの性能低下を抑えてい
る。
【００１７】なおここで、信号のＯＮ／ＯＦＦは装置に
おいて正論理、負論理のいずれが用いられているかに係
らず、例えばバス占有信号であれば、ＯＮはバス占有状
態をＯＦＦはバス非占有状態を表し、バス占有許可信号
であれば、ＯＮは占有許可状態をＯＦＦは不許可状態を
表す。以下ＯＮ／ＯＦＦは上記の意味で用いる。
おいて正論理、負論理のいずれが用いられているかに係
らず、例えばバス占有信号であれば、ＯＮはバス占有状
態をＯＦＦはバス非占有状態を表し、バス占有許可信号
であれば、ＯＮは占有許可状態をＯＦＦは不許可状態を
表す。以下ＯＮ／ＯＦＦは上記の意味で用いる。
【００１８】次に、この図１におけるＭＰＵと選択回路
に接続されないＳＮＰとの間のバス調停動作を図２を用
いて詳しく説明する。なお、上記の例に従い以下の説明
では、動作タイミングの遅いバスマスタのセットアップ
タイムの遅れが１クロックサイクルであるものとして説
明を行なうが、この制限は本質的なものではなく、セッ
トアップタイムもしくは動作決定に要するクロックサイ
クルの遅れは任意のクロックサイクルで構わず、遅延回
路もしくはラッチ回路により、動作決定に要するクロッ
クサイクル分だけ信号を遅れさせればよく、このことは
以下の説明におけるクロックサイクルの遅延について常
に言えることである。更に、図２においてはバスマスタ
が２つしか記載されていないが、本発明の目的からすれ
ばバスマスタは２つ以上複数のバスマスタから構成され
ることは明らかである。
に接続されないＳＮＰとの間のバス調停動作を図２を用
いて詳しく説明する。なお、上記の例に従い以下の説明
では、動作タイミングの遅いバスマスタのセットアップ
タイムの遅れが１クロックサイクルであるものとして説
明を行なうが、この制限は本質的なものではなく、セッ
トアップタイムもしくは動作決定に要するクロックサイ
クルの遅れは任意のクロックサイクルで構わず、遅延回
路もしくはラッチ回路により、動作決定に要するクロッ
クサイクル分だけ信号を遅れさせればよく、このことは
以下の説明におけるクロックサイクルの遅延について常
に言えることである。更に、図２においてはバスマスタ
が２つしか記載されていないが、本発明の目的からすれ
ばバスマスタは２つ以上複数のバスマスタから構成され
ることは明らかである。
【００１９】図２は共通バス（５１）を使用する２つの
バスマスタ、バスマスタ０（５２）とバスマスタ１（５
３）および共通バス（５１）の占有の調停を行うアービ
タ回路（５４）による構成を示している。図３はアービ
タ回路が共通バス（５１）の占有の調停を行う際の状態
遷移の一例を示す状態遷移図である。図４はバスマスタ
０（５２）における共通バス（５１）を占有するための
判定を行う際の状態遷移図である。図５はバスマスタ１
（５３）における共通バス（５１）を占有するための判
定を行う際の状態遷移図である。
バスマスタ、バスマスタ０（５２）とバスマスタ１（５
３）および共通バス（５１）の占有の調停を行うアービ
タ回路（５４）による構成を示している。図３はアービ
タ回路が共通バス（５１）の占有の調停を行う際の状態
遷移の一例を示す状態遷移図である。図４はバスマスタ
０（５２）における共通バス（５１）を占有するための
判定を行う際の状態遷移図である。図５はバスマスタ１
（５３）における共通バス（５１）を占有するための判
定を行う際の状態遷移図である。
【００２０】図２においてバスマスタ０（５２）はアー
ビタ回路（５４）に対しバス占有要求信号ＢＲ０（５
９）を出力し、アービタ回路（５４）の調停の結果バス
占有許可信号ＢＧ０（５１０）を入力するとともに、バ
ス占有信号ＢＢ（５６）を直接入力し、また出力する。
バスマスタ１（５３）はアービタ回路（５４）に対しバ
ス占有要求信号ＢＲ１（５１１）を出力し、アービタ回
路（５４）の調停の結果バス占有許可信号ＢＧ１（５１
２）を入力するとともにＢＢをフリップフロップに代表
される遅延回路またはラッチ回路（５７）により次のク
ロックサイクルまで遅延させた信号ＬＢＢ（５８）を入
力しＢＢを出力する。バスマスタ０（５２）では、図４
に従い状態遷移を行ないＩＤＬ０状態（７１）からＢＲ
０がＯＮかつＢＧ０がＯＮかつＢＢ（５６）がＯＦＦし
たときＢＢ０状態（７２）に遷移し、次のクロックサイ
クルでＢＢをＯＮして共通バス（５１）を使用する。共
通バス（５１）を使用する処理が終了したときＢＢ０状
態（７２）からＩＤＬ０状態（７１）に遷移しＢＢをＯ
ＦＦする。バスマスタ１（５３）では、図５に従い状態
遷移を行ないＩＤＬ１状態（８１）からＢＲ１がＯＮか
つＢＧ１がＯＮかつＬＢＢがＯＦＦしたときＢＢ１状態
（８２）に遷移し次のクロックサイクルでＢＢをＯＮし
て共通バス（５１）を使用する。共通バス（５１）を使
用する処理が終了したときＢＢ１状態（８２）からＩＤ
Ｌ１状態（８１）に遷移しＢＢをＯＦＦする。
ビタ回路（５４）に対しバス占有要求信号ＢＲ０（５
９）を出力し、アービタ回路（５４）の調停の結果バス
占有許可信号ＢＧ０（５１０）を入力するとともに、バ
ス占有信号ＢＢ（５６）を直接入力し、また出力する。
バスマスタ１（５３）はアービタ回路（５４）に対しバ
ス占有要求信号ＢＲ１（５１１）を出力し、アービタ回
路（５４）の調停の結果バス占有許可信号ＢＧ１（５１
２）を入力するとともにＢＢをフリップフロップに代表
される遅延回路またはラッチ回路（５７）により次のク
ロックサイクルまで遅延させた信号ＬＢＢ（５８）を入
力しＢＢを出力する。バスマスタ０（５２）では、図４
に従い状態遷移を行ないＩＤＬ０状態（７１）からＢＲ
０がＯＮかつＢＧ０がＯＮかつＢＢ（５６）がＯＦＦし
たときＢＢ０状態（７２）に遷移し、次のクロックサイ
クルでＢＢをＯＮして共通バス（５１）を使用する。共
通バス（５１）を使用する処理が終了したときＢＢ０状
態（７２）からＩＤＬ０状態（７１）に遷移しＢＢをＯ
ＦＦする。バスマスタ１（５３）では、図５に従い状態
遷移を行ないＩＤＬ１状態（８１）からＢＲ１がＯＮか
つＢＧ１がＯＮかつＬＢＢがＯＦＦしたときＢＢ１状態
（８２）に遷移し次のクロックサイクルでＢＢをＯＮし
て共通バス（５１）を使用する。共通バス（５１）を使
用する処理が終了したときＢＢ１状態（８２）からＩＤ
Ｌ１状態（８１）に遷移しＢＢをＯＦＦする。
【００２１】この時、アービタ回路は各々のバスマスタ
からのＢＲを受けて１つのバスマスタにＢＧを与える
が、図３に従い状態遷移を行ない、ＢＧ１をＯＮするＢ
Ｇ１状態（６３）からＢＲ１がＯＦＦかつＢＲ０がＯＮ
したときＢＧ０をＯＮするＢＧ０状態（６１）に遷移
し、切り換え後のバスマスタがバスマスタ０である場合
はＢＧを即該当バスマスタに与える。ＢＧ０状態（６
１）からＢＲ１がＯＮしたときどのバスマスタに対して
もバス占有許可信号を与えないＢＢＣＨＧ状態（６２）
に遷移し次のクロックサイクルでＢＧ１状態（６３）に
遷移し、切り換え後のバスマスタがバスマスタ１である
場合はＢＧを与える前に信号抑止回路により１クロック
サイクルの間ＢＧを出力しない期間を設ける。
からのＢＲを受けて１つのバスマスタにＢＧを与える
が、図３に従い状態遷移を行ない、ＢＧ１をＯＮするＢ
Ｇ１状態（６３）からＢＲ１がＯＦＦかつＢＲ０がＯＮ
したときＢＧ０をＯＮするＢＧ０状態（６１）に遷移
し、切り換え後のバスマスタがバスマスタ０である場合
はＢＧを即該当バスマスタに与える。ＢＧ０状態（６
１）からＢＲ１がＯＮしたときどのバスマスタに対して
もバス占有許可信号を与えないＢＢＣＨＧ状態（６２）
に遷移し次のクロックサイクルでＢＧ１状態（６３）に
遷移し、切り換え後のバスマスタがバスマスタ１である
場合はＢＧを与える前に信号抑止回路により１クロック
サイクルの間ＢＧを出力しない期間を設ける。
【００２２】このアービタ回路（５４）における信号抑
止回路の論理構成の一例は図６に示すようになる。図６
においてクロックはバスのクロックと同一か又はバスの
クロックに同期した信号であり、信号入力端ＢＲ０に
は、動作を決定する際に必要なセットアップタイムがバ
スのクロックサイクルよりも長いバスマスタからのバス
占有要求信号であり、一方信号入力端ＢＲ１には１クロ
ックサイクル内で動作を決定することが出来るバスマス
タからのバス占有要求信号が入力される。また信号出力
端ＢＧ０へは、動作を決定する際に必要なセットアップ
タイムがバスのクロックサイクルよりも長いバスマスタ
へのバス占有許可信号が出力され、信号出力端ＢＧ１へ
は１クロックサイクル内で動作を決定することが出来る
バスマスタへのバス占有許可信号が出力される。なお、
この回路では入出力を２つのバスマスタに限定して構成
しているが、同様の回路は任意個数のバスマスタを接続
する場合でも構成可能であることは明らかである。
止回路の論理構成の一例は図６に示すようになる。図６
においてクロックはバスのクロックと同一か又はバスの
クロックに同期した信号であり、信号入力端ＢＲ０に
は、動作を決定する際に必要なセットアップタイムがバ
スのクロックサイクルよりも長いバスマスタからのバス
占有要求信号であり、一方信号入力端ＢＲ１には１クロ
ックサイクル内で動作を決定することが出来るバスマス
タからのバス占有要求信号が入力される。また信号出力
端ＢＧ０へは、動作を決定する際に必要なセットアップ
タイムがバスのクロックサイクルよりも長いバスマスタ
へのバス占有許可信号が出力され、信号出力端ＢＧ１へ
は１クロックサイクル内で動作を決定することが出来る
バスマスタへのバス占有許可信号が出力される。なお、
この回路では入出力を２つのバスマスタに限定して構成
しているが、同様の回路は任意個数のバスマスタを接続
する場合でも構成可能であることは明らかである。
【００２３】図２に示す構成での動作を図７のタイムチ
ャートに示す。図７では１サイクルおよび５から８サイ
クルがＢＧ１状態であり２と３サイクルが図３における
ＢＧ０状態、４サイクルが図３におけるＢＢＣＨＧ状態
である。１から２サイクルはバスマスタ１がＢＢをＯＮ
しており３サイクルでＢＢをＯＦＦしている。３サイク
ルから４サイクルへ移るときのクロックの立ち上がりで
ＢＲ０がＯＮかつＢＧ０がＯＮかつＢＢがＯＦＦが成立
するためバスマスタ０が４サイクル以降ＢＢをＯＮし共
通バスを占有する。このときバスマスタ０が出力するＢ
Ｂの確定が遅く４サイクルから５サイクルへ移るときの
クロックの立ち上がりに近づいていることが分かる。バ
スマスタ１は３サイクルからＢＲ１をＯＮしているが４
サイクルがＢＢＣＨＧ状態でありＢＧ１がＯＮしないた
め５サイクルでは共通バスを使用することはできない。
ャートに示す。図７では１サイクルおよび５から８サイ
クルがＢＧ１状態であり２と３サイクルが図３における
ＢＧ０状態、４サイクルが図３におけるＢＢＣＨＧ状態
である。１から２サイクルはバスマスタ１がＢＢをＯＮ
しており３サイクルでＢＢをＯＦＦしている。３サイク
ルから４サイクルへ移るときのクロックの立ち上がりで
ＢＲ０がＯＮかつＢＧ０がＯＮかつＢＢがＯＦＦが成立
するためバスマスタ０が４サイクル以降ＢＢをＯＮし共
通バスを占有する。このときバスマスタ０が出力するＢ
Ｂの確定が遅く４サイクルから５サイクルへ移るときの
クロックの立ち上がりに近づいていることが分かる。バ
スマスタ１は３サイクルからＢＲ１をＯＮしているが４
サイクルがＢＢＣＨＧ状態でありＢＧ１がＯＮしないた
め５サイクルでは共通バスを使用することはできない。
【００２４】次に、図１における、選択回路（１４１
５）を用いたバスマスタＢＩＵ（１４１０）とバスマス
タＭＰＵ（１４８）の間の動作を、図８を用いて詳しく
説明する。共通バス（１３１）を使用するバスマスタＰ
１（１３２）は直接ＢＢ（１３７）を入力しており、バ
スマスタＡ１（１３４）は選択回路を備えており、選択
回路１（３１０）はＢＢおよび、ＢＢをフリップフロッ
プに代表される遅延回路又はラッチ回路（１３９）によ
り１クロックサイクル遅らせた信号ＬＢＢ（１３８）を
入力する。そして選択回路は、アービタ回路（１３６）
からの選択信号（１３１２）により入力信号ＢＢとＬＢ
Ｂのどちらか一方を、例えば選択信号がＯＮならば信号
ＬＢＢを、選択信号がＯＦＦならば信号ＢＢ出力する。
この場合、アービタ回路（１３６）は、前回バスを占有
していたバスマスタがバスマスタＰ１である場合、すな
わち動作タイミングの決定が１バスクロックサイクルで
間にあわないバスマスタである場合にはＯＮになり、そ
れ以外の場合にはＯＦＦになる。もちろん選択信号のＯ
Ｎ／ＯＦＦが正論理もしくは負論理のいずれで実現され
ていても構わない。
５）を用いたバスマスタＢＩＵ（１４１０）とバスマス
タＭＰＵ（１４８）の間の動作を、図８を用いて詳しく
説明する。共通バス（１３１）を使用するバスマスタＰ
１（１３２）は直接ＢＢ（１３７）を入力しており、バ
スマスタＡ１（１３４）は選択回路を備えており、選択
回路１（３１０）はＢＢおよび、ＢＢをフリップフロッ
プに代表される遅延回路又はラッチ回路（１３９）によ
り１クロックサイクル遅らせた信号ＬＢＢ（１３８）を
入力する。そして選択回路は、アービタ回路（１３６）
からの選択信号（１３１２）により入力信号ＢＢとＬＢ
Ｂのどちらか一方を、例えば選択信号がＯＮならば信号
ＬＢＢを、選択信号がＯＦＦならば信号ＢＢ出力する。
この場合、アービタ回路（１３６）は、前回バスを占有
していたバスマスタがバスマスタＰ１である場合、すな
わち動作タイミングの決定が１バスクロックサイクルで
間にあわないバスマスタである場合にはＯＮになり、そ
れ以外の場合にはＯＦＦになる。もちろん選択信号のＯ
Ｎ／ＯＦＦが正論理もしくは負論理のいずれで実現され
ていても構わない。
【００２５】この構成においてアービタ回路では各々の
バスマスタからのＢＲを受けて１つのバスマスタにＢＧ
を与えるが、ＢＧの出力先を換える際に以下の条件を与
える。切り換え前のバスマスタがバスマスタＰ１であ
り、かつ切り替え後のバスマスタがバスマスタＡ１であ
る場合は、ＢＧを与える前に１クロックサイクルの間Ｂ
Ｇを出力しない期間を設け、更に選択信号（１３１２）
をＯＮにする。その他の場合はＢＧを即該当バスマスタ
に与え、選択信号（１３１２）をＯＦＦにする。
バスマスタからのＢＲを受けて１つのバスマスタにＢＧ
を与えるが、ＢＧの出力先を換える際に以下の条件を与
える。切り換え前のバスマスタがバスマスタＰ１であ
り、かつ切り替え後のバスマスタがバスマスタＡ１であ
る場合は、ＢＧを与える前に１クロックサイクルの間Ｂ
Ｇを出力しない期間を設け、更に選択信号（１３１２）
をＯＮにする。その他の場合はＢＧを即該当バスマスタ
に与え、選択信号（１３１２）をＯＦＦにする。
【００２６】このようにバスマスタが使用するバス占有
信号を遅延要素を介したものと介さないものを選択し、
不要なバス占有信号の遅延を無くすことによりシステム
の性能低下を防ぐことが出来る。
信号を遅延要素を介したものと介さないものを選択し、
不要なバス占有信号の遅延を無くすことによりシステム
の性能低下を防ぐことが出来る。
【００２７】
【発明の効果】以上のように、本発明によれば、動作周
波数を高める際、バス占有信号の確定が遅いために生じ
る各バスマスタでのセットアップタイム不足を解消する
ことが出来る。
波数を高める際、バス占有信号の確定が遅いために生じ
る各バスマスタでのセットアップタイム不足を解消する
ことが出来る。
【００２８】また、アービタ回路に信号抑止回路を設け
ることにより、異なる動作タイミングのバスマスタを共
通バスに接続させた場合においてもバスアービトレーシ
ョンが確実に実行される。
ることにより、異なる動作タイミングのバスマスタを共
通バスに接続させた場合においてもバスアービトレーシ
ョンが確実に実行される。
【００２９】
【図１】本発明のアービトレーション装置を使用したシ
ステム構成概念図。
ステム構成概念図。
【図２】本発明のアービトレーション装置を示す一実施
例の構成概念図。
例の構成概念図。
【図３】図２中のアービタ回路での状態遷移図。
【図４】図２中のバスマスタ０での状態遷移図。
【図５】図２中のバスマスタ１での状態遷移図。
【図６】図２中のアービタ回路の詳細を表す一例。
【図７】図２、図３、図４、図５、及び図６に示す実施
例でのタイムチャート。
例でのタイムチャート。
【図８】バスマスタが多数ある場合について、２種類の
バス占有信号をバスマスタが使い分ける本発明のアービ
トレーション装置を示す一実施例の構成概念図。
バス占有信号をバスマスタが使い分ける本発明のアービ
トレーション装置を示す一実施例の構成概念図。
【図９】従来のアビトレーション装置を用いた構成概念
図。
図。
１４１…中央処理装置、１４２…基本処理装置、５４，
１３６，１４１１…アービタ回路、１４８…ＭＰＵ、１
４９…ＳＮＰ、１４１０…ＢＩＵ、１３１０，１４１５
…選択回路、５７，１３９，１４１３…遅延回路、５
６，１３７，１４１２…バス占有信号線、５８，１３
８，１４１４…遅延バス占有信号線、５１，１３１，１
４７…共通バス、５２，５３，１３２，１３４…バスマ
スタ、１４３…システムバス、１４４…主記憶装置、１
４５…ファイルコントローラ、１４６…ハードディス
ク。
１３６，１４１１…アービタ回路、１４８…ＭＰＵ、１
４９…ＳＮＰ、１４１０…ＢＩＵ、１３１０，１４１５
…選択回路、５７，１３９，１４１３…遅延回路、５
６，１３７，１４１２…バス占有信号線、５８，１３
８，１４１４…遅延バス占有信号線、５１，１３１，１
４７…共通バス、５２，５３，１３２，１３４…バスマ
スタ、１４３…システムバス、１４４…主記憶装置、１
４５…ファイルコントローラ、１４６…ハードディス
ク。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 丹治 雅行
茨城県日立市大みか町五丁目２番１号
株式会社 日立製作所 大みか工場内
(72)発明者 山口 伸一朗
茨城県日立市大みか町七丁目１番１号
株式会社 日立製作所 日立研究所内
(72)発明者 中村 明久
茨城県日立市大みか町五丁目２番１号
株式会社 日立製作所 大みか工場内
(72)発明者 田中 孝明
茨城県日立市大みか町五丁目２番１号
株式会社 日立製作所 大みか工場内
(72)発明者 吉沼 雅浩
茨城県日立市大みか町五丁目２番１号
株式会社 日立製作所 大みか工場内
(56)参考文献 特開 平５−20260（ＪＰ，Ａ)
特開 平４−370862（ＪＰ，Ａ)
特開 平４−262447（ＪＰ，Ａ)
特開 昭56−140458（ＪＰ，Ａ)
特開 平６−44182（ＪＰ，Ａ)
特開 平６−243091（ＪＰ，Ａ)
特開 平５−216813（ＪＰ，Ａ)
特開 平５−189387（ＪＰ，Ａ)
実開 昭61−180342（ＪＰ，Ｕ)
実開 平２−111845（ＪＰ，Ｕ)
実開 平１−116846（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/20 - 13/42
Claims (5)
- 【請求項１】共通バスと、該バスを使用する複数のバス
マスタと、該複数のバスマスタから出力されるバス占有
要求信号を受けて、バス占有許可信号を生成し、いずれ
かのバスマスタにバス占有許可信号を出力するバスアー
ビタ回路とを有し、 各バスマスタはバス占有要求が生じた時、バス占有要求
信号を出力し、前記アービタ回路からのバス占有許可信
号を入力して、バス占有信号を占有状態にして共通バス
を占有するバスアービトレーション装置において、 前記複数のバスマスタの内、第１のバスマスタは、前記
アービタ回路にバス占有要求信号ＢＲ０を出力してバス
占有許可信号ＢＧ０を入力し、かつバス占有信号ＢＢを
入力してバス占有信号を出力するものであって、バス占
有要求信号ＢＲ０が出力され、かつバス占有許可信号Ｂ
Ｇ０が入力された状態で、及びバス占有信号ＢＢがバス
非占有状態であるときに、次のクロックサイクルでバス
占有信号ＢＢを出力して共通バスを占有し、第２のバス
マスタは、前記アービタ回路にバス占有要求信号ＢＲ１
を出力してバス占有許可信号ＢＧ１を入力し、かつバス
占有信号ＢＢを遅延回路またはラッチ回路により遅延さ
せた信号ＬＢＢを入力してバス占有信号ＢＢを出力する
ものであって、バス占有要求信号ＢＲ１が出力され、か
つバス占有許可信号ＢＧ１が入力された状態で、前記遅
延された信号ＬＢＢがバス非占有状態であるときに、次
のクロックサイクルでバス占有信号ＢＢを出力して共通
バスを占有するものであることを特徴としたバスアービ
トレーション装置。 - 【請求項２】複数のバスマスタは、第１のバスマスタで
あるデータ処理を行う中央演算ユニットＭＰＵのバスマ
スタと、第２のバスマスタであるシステムバスとローカ
ルバスのモニタやキャッシュの一致保証監視制御を行う
データ照合回路ＳＮＰのバスマスタおよびシステムバス
とローカルバスとのデータの授受を制御するバスインタ
ーフェースユニットＢＩＵのバスマスタを含むことを特
徴とする請求項１記載のバスアービトレーション装置。 - 【請求項３】前記アービタ回路は、第２のバスマスタに
バス占有許可信号ＢＧ１を与えるときに、該バス占有許
可信号ＢＧ１を与える前に信号抑止回路によって１クロ
ックサイクルの間バス占有許可信号ＢＧ１を抑止するこ
とを特徴とする請求項１に記載のバスアービトレーショ
ン装置。 - 【請求項４】第２のバスマスタは、前記遅延された信号
ＬＢＢおよびバス占有信号ＢＢを入力して、前記アービ
タ回路からの選択信号によっていずれかの信号を選択し
て出力することを特徴とする請求項１に記載のバスアー
ビトレーション装置。 - 【請求項５】共通バスと、該バスを使用する複数のバス
マスタと、該複数のバスマスタから出力されるバス占有
要求信号を受けて、バス占有許可信号を生成し、いずれ
かのバスマスタにバス占有許可信号を出力するバスアー
ビタ回路とを有し、 各バスマスタはバス占有要求が生じた時、バス占有要求
信号を出力し、前記アービタ回路からのバス占有許可信
号を入力して、バス占有信号を占有状態にして共通バス
を占有するバスアービトレーション装置によるバスアー
ビトレーション方法において、 前記複数のバスマスタの内、第１のバスマスタが、前記
アービタ回路にバス占有要求信号ＢＲ０を出力してバス
占有許可信号ＢＧ０を入力し、かつバス占有信号ＢＢを
入力してバス占有信号を出力し、バス占有要求信号ＢＲ
０が出力され、かつバス占有許可信号ＢＧ０が入力され
た状態で、及びバス占有信号ＢＢがバス非占有状態であ
るときに、次のクロックサイクルでバス占有信号ＢＢを
出力して共通バスを占有し、第２のバスマスタが、前記
アービタ回路にバス占有要求信号ＢＲ１を出力してバス
占有許可信号ＢＧ１を入力し、かつバス占有信号ＢＢを
遅延回路またはラッチ回路により遅延させた信号ＬＢＢ
を入力してバス占有信号ＢＢを出力し、バス占有要求信
号ＢＲ１が出力され、かつバス占有許可信号ＢＧ１が入
力された状態で、前記遅延された信号ＬＢＢがバス非占
有状態であるときに、次のクロックサイクルでバス占有
信号ＢＢを出力して共通バスを占有することを特徴とし
たバスアービトレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21009294A JP3525506B2 (ja) | 1994-09-02 | 1994-09-02 | バスアービトレーション装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21009294A JP3525506B2 (ja) | 1994-09-02 | 1994-09-02 | バスアービトレーション装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877104A JPH0877104A (ja) | 1996-03-22 |
| JP3525506B2 true JP3525506B2 (ja) | 2004-05-10 |
Family
ID=16583693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21009294A Expired - Fee Related JP3525506B2 (ja) | 1994-09-02 | 1994-09-02 | バスアービトレーション装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3525506B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7461190B2 (en) * | 2005-08-11 | 2008-12-02 | P.A. Semi, Inc. | Non-blocking address switch with shallow per agent queues |
| WO2007097006A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | パケット送出制御装置および方法 |
-
1994
- 1994-09-02 JP JP21009294A patent/JP3525506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0877104A (ja) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5142682A (en) | Two-level priority arbiter generating a request to the second level before first-level arbitration is completed | |
| JPH0784863A (ja) | 情報処理装置およびそれに適した半導体記憶装置 | |
| JP4233373B2 (ja) | データ転送制御装置 | |
| JP2006040276A (ja) | 選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法 | |
| JP3525506B2 (ja) | バスアービトレーション装置及び方法 | |
| US6504854B1 (en) | Multiple frequency communications | |
| US5627968A (en) | Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory | |
| JPH1185668A (ja) | バス制御装置 | |
| US20050135402A1 (en) | Data transfer apparatus | |
| JP4124579B2 (ja) | バス制御システム | |
| JP2731768B2 (ja) | メモリ制御装置 | |
| JP3240863B2 (ja) | 調停回路 | |
| JP2697420B2 (ja) | データ書込み装置 | |
| JP2003067324A (ja) | インタフェース回路 | |
| EP0284094B1 (en) | Tandem priority resolver | |
| JPS60246471A (ja) | メモリ制御装置 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH11282888A (ja) | システム仕様記述に基づいて設計されるシステムでのデータ通信方法、割込コントローラ合成方法及びインターフェイス回路合成方法 | |
| EP1380960A1 (en) | Memory access from different clock domains | |
| JPH10171707A (ja) | メモリ制御回路 | |
| JPH0553975A (ja) | バス制御装置 | |
| JPH09231165A (ja) | バス調停制御システム | |
| JPH03252847A (ja) | システムバス調停方式 | |
| JP2010128793A (ja) | バスクロック制御装置とその制御方法とメモリカードコントローラ | |
| JPH0821018B2 (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |