JP2731768B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JP2731768B2 JP2731768B2 JP27278895A JP27278895A JP2731768B2 JP 2731768 B2 JP2731768 B2 JP 2731768B2 JP 27278895 A JP27278895 A JP 27278895A JP 27278895 A JP27278895 A JP 27278895A JP 2731768 B2 JP2731768 B2 JP 2731768B2
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Description
【０００１】
【発明の属する技術分野】本発明は、スプリット転送方
式が採用され、かつバスの使用権を入出力制御部に与え
ているシステムバスに接続されるメモリ制御装置に関す
る。
式が採用され、かつバスの使用権を入出力制御部に与え
ているシステムバスに接続されるメモリ制御装置に関す
る。
【０００２】
【従来の技術】従来、この種のメモリ制御装置は、シス
テムバスにリクエストを発行する場合、固定かつ一レベ
ルのリクエストによって行なっている。
テムバスにリクエストを発行する場合、固定かつ一レベ
ルのリクエストによって行なっている。
【０００３】
【発明が解決しようとする課題】この従来のメモリ制御
装置では、メモリのバス使用権が、バスの高負荷時に得
難くなることにより、メリアクセス時間が増大する。す
なわち、ｎ個以上のリクエストが発行され、且つ、リー
ドバッファに読みだしたデータがｍ個（ｎ＞ｍ）格納さ
れたとき、メモリ内のリード動作は、一時的に停止状態
に陥り、著しくスループットが低下する、といった欠点
がある。
装置では、メモリのバス使用権が、バスの高負荷時に得
難くなることにより、メリアクセス時間が増大する。す
なわち、ｎ個以上のリクエストが発行され、且つ、リー
ドバッファに読みだしたデータがｍ個（ｎ＞ｍ）格納さ
れたとき、メモリ内のリード動作は、一時的に停止状態
に陥り、著しくスループットが低下する、といった欠点
がある。
【０００４】
【課題を解決するための手段】本発明の装置は、スプリ
ット転送方式が採用され、かつバス使用の優先権を入出
力制御部に与えているシステムバスに接続されたメモリ
制御装置において、主記憶部から読み出したデータを保
持する複数のリードバッファを具備し、前記リードバッ
ファのうちの所定のものが全て有効であることを示すリ
ードバッファフラグを設け、バスのリクエストフェーズ
で、該リードバッファフラグが真のときには、高優先レ
ベルのリクエストを発行するバスリクエスト制御部を有
する。
ット転送方式が採用され、かつバス使用の優先権を入出
力制御部に与えているシステムバスに接続されたメモリ
制御装置において、主記憶部から読み出したデータを保
持する複数のリードバッファを具備し、前記リードバッ
ファのうちの所定のものが全て有効であることを示すリ
ードバッファフラグを設け、バスのリクエストフェーズ
で、該リードバッファフラグが真のときには、高優先レ
ベルのリクエストを発行するバスリクエスト制御部を有
する。
【０００５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００６】図３は本発明のシステム構成図で、２つの
ＥＰＵ６０、ＥＰＵ７０、ＭＥＭ８０及び３つのＩＯＢ
９０、ＩＯＢ１００、ＩＯＢ１１０は、システムバス１
２０に接続され、ＩＯ１３０・・ＩＯ１４０は、システ
ムバス１２０からＳＢＩ，ＩＯＢＩ及びＩＯＣを経由し
てＩＯバス１５０、ＩＯバス１６０またはＩＯバス１７
０を経た階層的なバスの配下に接続される。なお、ＩＯ
Ｃとは入出力制御装置、ＩＯＢＩとは入出力バスインタ
フェース、ＳＢＩとはシステムバスインタフェース、Ｉ
ＯＢとは入出力ボードの省略語である。また、本システ
ムバス１２０は、スプリット転送方式、すなわり、メモ
リアクセス等一つのリクエストを出してから、それに対
する応答を受け取る迄の間、他のリクエスタにバスの使
用権を譲る転送方式を採用する。
ＥＰＵ６０、ＥＰＵ７０、ＭＥＭ８０及び３つのＩＯＢ
９０、ＩＯＢ１００、ＩＯＢ１１０は、システムバス１
２０に接続され、ＩＯ１３０・・ＩＯ１４０は、システ
ムバス１２０からＳＢＩ，ＩＯＢＩ及びＩＯＣを経由し
てＩＯバス１５０、ＩＯバス１６０またはＩＯバス１７
０を経た階層的なバスの配下に接続される。なお、ＩＯ
Ｃとは入出力制御装置、ＩＯＢＩとは入出力バスインタ
フェース、ＳＢＩとはシステムバスインタフェース、Ｉ
ＯＢとは入出力ボードの省略語である。また、本システ
ムバス１２０は、スプリット転送方式、すなわり、メモ
リアクセス等一つのリクエストを出してから、それに対
する応答を受け取る迄の間、他のリクエスタにバスの使
用権を譲る転送方式を採用する。
【０００７】システムバス１２０の１トランザクション
は、図４に示すようにリクエスト・ステート、アービト
レーション・ステート、アドレス・ステート及びデコー
ド・ステートの４システムクロックで行われ、バスリク
エストは、システムバス１２０の内のアドレスバスを利
用してリクエスト・ステートで出力される。
は、図４に示すようにリクエスト・ステート、アービト
レーション・ステート、アドレス・ステート及びデコー
ド・ステートの４システムクロックで行われ、バスリク
エストは、システムバス１２０の内のアドレスバスを利
用してリクエスト・ステートで出力される。
【０００８】図５は、アドレスバスにおけるアドレス・
ステートとアドレス・ステートでのアドレスビットの割
り付けを示す。各リクエスタ（ＥＰＵ６０、ＥＰＵ７
０、ＭＥＭ８０、ＩＯＢ９０、ＩＯＢ１００及びＩＯＢ
１１０）には２ビットが割り当てられ、バスのリクエス
ト・ステートでは、アドレスの第１ビットｎを真にする
ことによってリクエスト有りを表わし、また優先的にバ
スを使用するリクエスタはアドレスの第２ビットｎ＋１
を真にする。例えば、リクエストステートでは、ＭＥＭ
８０は、ＡＤＲ０４を真にすることによってリクエスト
有りを表わし、さらにＡＤＲ０５を真にすることによっ
て優先リクエストをすることができる。一方、アドレス
ステートではＡＤＲ００〜ＡＤＲ３１の３２ビットでア
ドレスを表わす。また、調停は分散アービトレーション
で行い、優先リクエストでリクエストしたりリクエスタ
が優先され、同じレベルのリクエストはラウンドロビン
方式で行う。
ステートとアドレス・ステートでのアドレスビットの割
り付けを示す。各リクエスタ（ＥＰＵ６０、ＥＰＵ７
０、ＭＥＭ８０、ＩＯＢ９０、ＩＯＢ１００及びＩＯＢ
１１０）には２ビットが割り当てられ、バスのリクエス
ト・ステートでは、アドレスの第１ビットｎを真にする
ことによってリクエスト有りを表わし、また優先的にバ
スを使用するリクエスタはアドレスの第２ビットｎ＋１
を真にする。例えば、リクエストステートでは、ＭＥＭ
８０は、ＡＤＲ０４を真にすることによってリクエスト
有りを表わし、さらにＡＤＲ０５を真にすることによっ
て優先リクエストをすることができる。一方、アドレス
ステートではＡＤＲ００〜ＡＤＲ３１の３２ビットでア
ドレスを表わす。また、調停は分散アービトレーション
で行い、優先リクエストでリクエストしたりリクエスタ
が優先され、同じレベルのリクエストはラウンドロビン
方式で行う。
【０００９】さらに、ＩＯＢ９０、ＩＯＢ１００、ＩＯ
Ｂ１１０は、全て優先レベルのリクエストを使用し、Ｍ
ＥＭ８０は、優先リクエストの発行が許可され、ＥＰＵ
６０、７０は、優先リクエストは許可されていない。
Ｂ１１０は、全て優先レベルのリクエストを使用し、Ｍ
ＥＭ８０は、優先リクエストの発行が許可され、ＥＰＵ
６０、７０は、優先リクエストは許可されていない。
【００１０】図１及び図２は本発明の一実施例のメモリ
とメモリ制御装置の内部構成である。本メモリ制御部
は、図２に示すように、システムバス１２０の分散アー
ビトレーションをするためバス調停部１を持ち、バス調
停部１はバスのリクエスト・ステートでアドレスバス２
１に出力されたアドレス信号（２ビット）の値を保持し
ているリクエストレジスタ２の値を基に、アービトレー
ション・ステートで調停を行う。
とメモリ制御装置の内部構成である。本メモリ制御部
は、図２に示すように、システムバス１２０の分散アー
ビトレーションをするためバス調停部１を持ち、バス調
停部１はバスのリクエスト・ステートでアドレスバス２
１に出力されたアドレス信号（２ビット）の値を保持し
ているリクエストレジスタ２の値を基に、アービトレー
ション・ステートで調停を行う。
【００１１】オペレーション入力部３のアドレスレジス
タ４は、アービトレーション・ステートでバス使用権を
獲得したリクエスタが、アドレス・ステートで出力した
アドレス信号（３２ビット）の値を保持し、主記憶部１
４制御用アドレスに変換するアドレスジェネレータ部５
に送られる。コマンドレジスタ６は、アドレスステート
でコマンドバス２０に出力されたバスコマンドを保持
し、コマンドデコード部７に送られる。
タ４は、アービトレーション・ステートでバス使用権を
獲得したリクエスタが、アドレス・ステートで出力した
アドレス信号（３２ビット）の値を保持し、主記憶部１
４制御用アドレスに変換するアドレスジェネレータ部５
に送られる。コマンドレジスタ６は、アドレスステート
でコマンドバス２０に出力されたバスコマンドを保持
し、コマンドデコード部７に送られる。
【００１２】ジェネレータ部５でジェネレートされたア
ドレスと、コマンドデコード部７でデコードされたコマ
ンドは、アドレス・ステートで要求のあったアドレスが
メモリ空間であった時、Ｎ個のオペレーションバッファ
８、９の内空いているバッファに、アドレス線１２、制
御線１３で主記憶部１４に対しアクセスする記憶部制御
部１１の実行が終了するまで保持される。リードオペレ
ーションが記憶部制御部１１により実行されると、主記
憶部１４から読み出されたデータは、データ線１５を通
しＮ個のリードバッファ４１、４２に、読み出しデータ
がデータバス４６に出力されるまで保持される。
ドレスと、コマンドデコード部７でデコードされたコマ
ンドは、アドレス・ステートで要求のあったアドレスが
メモリ空間であった時、Ｎ個のオペレーションバッファ
８、９の内空いているバッファに、アドレス線１２、制
御線１３で主記憶部１４に対しアクセスする記憶部制御
部１１の実行が終了するまで保持される。リードオペレ
ーションが記憶部制御部１１により実行されると、主記
憶部１４から読み出されたデータは、データ線１５を通
しＮ個のリードバッファ４１、４２に、読み出しデータ
がデータバス４６に出力されるまで保持される。
【００１３】図１に示すリードバッファ管理部２２は、
各リードバッファ４１、４２に対応して有効なデータが
保持されると有効フラグ２３、２４を真にし、全てのフ
ラグは、論理回路２６により論理和されリードバッファ
有効信号２８が生成されると共に、論理回路２５により
論理積されたリードバッファフル信号２７がバスリクエ
スト制御部３０に導かれている。
各リードバッファ４１、４２に対応して有効なデータが
保持されると有効フラグ２３、２４を真にし、全てのフ
ラグは、論理回路２６により論理和されリードバッファ
有効信号２８が生成されると共に、論理回路２５により
論理積されたリードバッファフル信号２７がバスリクエ
スト制御部３０に導かれている。
【００１４】バスリクエスト制御部３０は、バスのデコ
ード・ステートでリードバッファ有効信号２８が真であ
るときリクエストフラグ３４を真にし、リクエストステ
ートで出力バッファ３８により割り当てられたアドレス
バス２１のアドレス・ビット４０（図３のＡＤＲ０４）
に出力する。ここで、バスステート管理部２９は、図２
に示したリクエスト・ステート，アービトレーション・
ステート，アドレス・ステート及びデコード・ステート
のいずれのステートであるかを監視しており、その出力
によりバスリクエスト制御部３０に伝えている。
ード・ステートでリードバッファ有効信号２８が真であ
るときリクエストフラグ３４を真にし、リクエストステ
ートで出力バッファ３８により割り当てられたアドレス
バス２１のアドレス・ビット４０（図３のＡＤＲ０４）
に出力する。ここで、バスステート管理部２９は、図２
に示したリクエスト・ステート，アービトレーション・
ステート，アドレス・ステート及びデコード・ステート
のいずれのステートであるかを監視しており、その出力
によりバスリクエスト制御部３０に伝えている。
【００１５】このとき、ＩＯＢ９０、ＩＯＢ１００、Ｉ
ＯＢ１１０がバスリクエストを要求していた場合、つま
り優先リクエストがあった場合、バスリクエストの優先
関係よりＭＥＭ８０はバス使用権を獲得できず、リード
バッファ４１、４２は、記憶部１４の読みだしデータを
保持したままとなる。システムバス１２０でメモリに対
する読み出し要求が、メモリがバス獲得をする以上に発
生し、Ｎ個用意しているリードバッファ４１、４２は全
て記憶部１４からの読みだしデータで有効になると、前
記リードバッファ管理部２２より接続されるリードバッ
ファフル信号２７が真になり、バスのデコード・ステー
トでＡＮＤ回路２５が真になり、優先リクエストフラグ
３３は真となりリクエスト・ステートで出力バッファ３
７により割り当てられたアドレスバス２１のアドレス・
ビット３９（図３のＡＤＲ０５）に出力される。
ＯＢ１１０がバスリクエストを要求していた場合、つま
り優先リクエストがあった場合、バスリクエストの優先
関係よりＭＥＭ８０はバス使用権を獲得できず、リード
バッファ４１、４２は、記憶部１４の読みだしデータを
保持したままとなる。システムバス１２０でメモリに対
する読み出し要求が、メモリがバス獲得をする以上に発
生し、Ｎ個用意しているリードバッファ４１、４２は全
て記憶部１４からの読みだしデータで有効になると、前
記リードバッファ管理部２２より接続されるリードバッ
ファフル信号２７が真になり、バスのデコード・ステー
トでＡＮＤ回路２５が真になり、優先リクエストフラグ
３３は真となりリクエスト・ステートで出力バッファ３
７により割り当てられたアドレスバス２１のアドレス・
ビット３９（図３のＡＤＲ０５）に出力される。
【００１６】リードバッファフル信号２７は、図１の記
憶部制御部１１にも供給されており、記憶部制御部１１
は、リードバッファ４１〜４２が満杯のときにリードコ
マンドが入力してくると記憶部１４へのアクセスを中止
する。
憶部制御部１１にも供給されており、記憶部制御部１１
は、リードバッファ４１〜４２が満杯のときにリードコ
マンドが入力してくると記憶部１４へのアクセスを中止
する。
【００１７】なお、上述の実施例ではリクエストレベル
が２つであるが、本発明は２つに限られるものではな
い。例えば、リードバッファ管理部２２において、有効
フラグ２３，２４の全ての論理積をとるのではなく、所
定数の有効フラグについて論理積をとることによって第
３のリクエストレベルとすることもできる。
が２つであるが、本発明は２つに限られるものではな
い。例えば、リードバッファ管理部２２において、有効
フラグ２３，２４の全ての論理積をとるのではなく、所
定数の有効フラグについて論理積をとることによって第
３のリクエストレベルとすることもできる。
【００１８】
【発明の効果】以上述べたように本発明は、ｎ個（ｎ≧
２）以上のメモリ読みだしリクエストが発行され、且
つ、リードバッファに読みだしたデータがｎ個格納され
たとき、メモリ内の読みだし動作は、一時的に停止状態
に陥るが、リードバッファフルフラグが立つことで高優
先度のリクエストを発行しバスを早急に獲得し、リード
バッファフル状態を解消することになり、メモリ読みだ
し動作が停止状態になる期間を短縮することが可能にな
る。
２）以上のメモリ読みだしリクエストが発行され、且
つ、リードバッファに読みだしたデータがｎ個格納され
たとき、メモリ内の読みだし動作は、一時的に停止状態
に陥るが、リードバッファフルフラグが立つことで高優
先度のリクエストを発行しバスを早急に獲得し、リード
バッファフル状態を解消することになり、メモリ読みだ
し動作が停止状態になる期間を短縮することが可能にな
る。
【図１】本発明の一実施例の一部を示す図である。
【図２】図１に示した実施例の残部を示す図である。
【図３】本発明が適用されるシステム構成図である。
【図４】バスの１トランザクションの説明図である。
【図５】アドレスバスのリクエストステートとアドレス
・ステート割り当て図である。
・ステート割り当て図である。
１ バス調停部 ２ リクエストレジスタ ３ オペレーション入力部 ４ アドレスレジスタ ５ アドレスジェネレータ部 ６ コマンドレジスタ ７ コマンドデコード部 ８，９ オペレーションバッファ １１ 記憶部制御部 １２ アドレス線 １３ 制御線 １４ 記憶部 １５ データ線 １６ アドレスバス入力バッファ １８ コマンドバス入力バッファ ２０ アドレスバス ２１ コマンドバス ２２ リードバッファ管理部 ２３ リードバッファ有効フラグ ２４ リードバッファ有効フラグ ２５，３１，３２ ＡＮＤ回路 ２６ ＯＲ回路 ２７ リードバッファフル信号 ２８ リードバッファ有効信号 ２９ バスステート管理部 ３０ バスリクエスト制御部 ３３ 優先リクエストフラグ ３４ リクエストフラグ ３７，３８，４５ 出力バッファ ３９ アドレスビット ４０ アドレスビット ４１ １個目のリードバッファ ４２ ｎ個目のリードバッファ ４３ リードバッファ選択回路 ４４ 出力レジスタ ４６ データバス ６０，７０ ＥＰＵ ８０ ＭＥＭ ９０，１００，１１０ ＩＯＢ １２０ システムバス １３０，１４０ ＩＯ １５０，１６０，１７０ ＩＯバス。
Claims (4)
- 【請求項１】 スプリット転送方式が採用され、かつバ
ス使用の優先権を入出力制御部に与えているシステムバ
スに接続されたメモリ制御装置において、 主記憶部から読み出したデータを保持する複数のリード
バッファを具備し、 前記リードバッファのうちの所定のものが全て有効であ
ることを示すリードバッファフラグを設け、バスのリク
エストフェーズで、該リードバッファフラグが真のとき
には、高優先レベルのリクエストを発行するバスリクエ
スト制御部を有するメモリ制御装置。 - 【請求項２】 前記リードバッファフラグは前記リード
バッファの全てが有効であるときにのみ真となることを
特徴とする請求項１記載のメモリ制御装置。 - 【請求項３】 前記高優先レベルは前記入出力制御部の
優先レベルと同一であることを特徴とする請求項１記載
のメモリ制御装置。 - 【請求項４】 前記高優先レベルを２以上とすることを
特徴とする請求項１記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27278895A JP2731768B2 (ja) | 1995-10-20 | 1995-10-20 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27278895A JP2731768B2 (ja) | 1995-10-20 | 1995-10-20 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114774A JPH09114774A (ja) | 1997-05-02 |
| JP2731768B2 true JP2731768B2 (ja) | 1998-03-25 |
Family
ID=17518759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27278895A Expired - Fee Related JP2731768B2 (ja) | 1995-10-20 | 1995-10-20 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731768B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431104B1 (ko) * | 2001-12-11 | 2004-05-12 | 주식회사 하이닉스반도체 | 멀티 플래그를 이용한 인터페이스 회로 및 그의인터페이스 방법 |
| JP2007334641A (ja) * | 2006-06-15 | 2007-12-27 | Sony Corp | 情報処理装置および方法、並びにプログラム |
| JP5665974B2 (ja) * | 2010-05-07 | 2015-02-04 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | 単一のバッファを用いて複数のメモリ素子を同時にリードする方法及び装置 |
-
1995
- 1995-10-20 JP JP27278895A patent/JP2731768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09114774A (ja) | 1997-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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