JP2978913B2 - ランダムアクセスメモリへの共用アクセスを制御する方法およびシステム - Google Patents

ランダムアクセスメモリへの共用アクセスを制御する方法およびシステム

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JP2978913B2 JP10277425A JP27742598A JP2978913B2 JP 2978913 B2 JP2978913 B2 JP 2978913B2 JP 10277425 A JP10277425 A JP 10277425A JP 27742598 A JP27742598 A JP 27742598A JP 2978913 B2 JP2978913 B2 JP 2978913B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、完全に非同期の方
法で動作することができるいくつかのエンティティによ
るランダムアクセスメモリ（ＲＡＭ）への共用アクセス
の制御に関する。
【０００２】
【従来の技術】本発明はテレビの応用分野に適用される
のが有利であるが、これに限られるわけではない。この
ような分野では、ランダムアクセスメモリの内容がマイ
クロプロセッサにより実行される論理処理の結果であ
り、そのランダムアクセスメモリからの読み出しの後
で、テレビ画面上に表示されるデータが画面コントロー
ラにより伝えられる。
【０００３】画面コントローラおよびマイクロプロセッ
サをクロックするクロック信号は、周波数および位相の
観点からそれぞれ完全に非同期であり、これら２つのエ
ンティティ（entity；構造単位、実体）のそれぞれは、
同じ瞬間にメモリへアクセスするのを望むことがある。
【０００４】このような共用アクセスを解決するための
１つの解決方法が、いわゆる「デュアルアクセス(dual
access)」メモリを使用することにある。すなわちデュ
アルアクセスでは、２つのエンティティは、同時にまた
は別個に、メモリセルまたはメモリスロットのそれぞれ
から読み出し、またはそれぞれに書き込むことができ
る。このような解決は複雑な構造のメモリの使用を必要
とし、ある特定の場合（特にエンティティのうちの１つ
が、メモリスロットに書き込みたいと望む一方で、ほと
んど同時に他のエンティティがそのメモリスロットを読
み出したいと望む場合）には、故障につながることがあ
る。
【０００５】
【発明が解決しようとする課題】本発明は、同じメモリ
への共用アクセスの制御に、根本的に異なる解決を与え
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、シングルアク
セスのランダムアクセスメモリの使用を提示する。これ
は、デュアルアクセスメモリにおけるような、多様なア
クセスを介して物理的に共用されているというより、時
分割(time-shared、タイムシェア)される。より正確に
いうと、メモリアクセス要求の時分割が行われ、メモリ
への共用アクセスがシーケンサにより管理される。シー
ケンサは、メモリを使用するエンティティのそれぞれに
特に確保されるアクセス窓に、時間をセグメント化す
る。シーケンサは、多様なエンティティの優先度に基づ
いて選ばれたクロックにより調整される。優先度の一番
高いエンティティの内部クロック信号が、シーケンサを
調整するクロックである。最後に、非優先すなわち補助
エンティティは、アクセス要求のそれぞれに伴い、現在
処理されているデータを読むため、または格納するため
に到着する次のアクセス窓を待たなければならない。
【０００７】このため、特定のエンティティに与えられ
た優先度が、他のより低い優先度のエンティティに対
し、それら自身の実行に遅延が現れるのを誘発すること
となる。これらの遅延は、異なる周期数をもつ全く非同
期処理のコンテキスト内では、完全には予測することが
できず、さらに決定性方法では計算できない。非優先処
理がそれ自身で実時間（リアルタイム）の制約をサポー
トしなければならないと仮定すると、それ自身の適切な
実行が損なわれることは明らかである。言い換えると、
システムの応答時間が補助処理に関して変化すること
は、たとえば補助エンティティが、ＲＳ ２３２インタ
ーフェースを管理する必要があるマイクロプロセッサの
中央処理装置を備えるときに、特に有害である（遅延の
ランダムな蓄積のために、このインターフェースのビッ
トレートが規定された仕様からはずれることがあるの
で）。さらにシステムの応答時間が可変で不確実であ
り、実時間アプリケーションにとって有害である。
【０００８】さらに本発明は、上記述べた特徴ととも
に、補助エンティティのデータ処理の実行においてラン
ダムな遅延の発生を避けるため、これらの遅延が潜在的
な最悪の場合に対応する最大値であるよう「共用する」
ことを提示する。その時、この遅延は固定される。メモ
リは、「より遅い」アクセス時間をもつメモリとして動
作するが、その応答時間は完全に決定性がある。
【０００９】言い換えると、本発明は、ランダムアクセ
スメモリへの共用アクセスを制御する方法を提示する。
この場合、いくつかの周辺エンティティは、自身の内部
クロック信号でそれぞれクロックされ、前記メモリにア
クセスすることができる。
【００１０】本発明の一般的な特徴によると、ランダム
アクセスメモリはシングルアクセスのメモリである。す
なわち、１つの特有のアクセスでアクセスされるメモリ
である。優先エンティティは、一組の周辺エンティティ
の中から定められ、他のエンティティは補助エンティテ
ィとして定められる。他のエンティティのうちの少なく
とも１つは、中央処理装置と、前記メモリに接続される
入出力手段を備え、メモリに書き込まれるべき必要なデ
ータ項目またはメモリから抽出されて中央処理装置によ
り読み出されるべき必要なデータ項目を含むことができ
る。反復的時間フレームは、優先エンティティの内部ク
ロック信号により定式化され、調整され、いくつかの窓
グループを形成するよう複数の時間窓に細分される。こ
れらのグループは、周辺エンティティにそれぞれ割り当
てられる。中央処理装置に割り当てられていない時間窓
の間に中央処理装置により発せられたメモリアクセス要
求信号のある状態において、入出力手段に存在するデー
タ項目は、上記中央演算処理装置に割り当てられる次の
時間窓の間にイネーブル(enable)され、データがイネー
ブルされた時点の後の予め定められた時点であって、中
央処理装置の内部クロック信号の予め定められた周期の
数に対応する予め定められた持続時間だけ前記アクセス
要求信号の発行の時点から離れた時点まで、中央処理装
置の内部動作がディスエーブル(disable)される。
【００１１】テレビの応用分野では、優先エンティティ
が画面コントローラであるのが有利である。この予め定
められた持続時間は、固定された持続時間であることが
でき、さもなくば中央処理装置により修正されることも
できる。
【００１２】また本発明の主題は、ランダムアクセスメ
モリへの共用アクセスを制御するためのシステムであ
る。本発明の一般的な特徴によると、このシステムは、 １．データバスおよびアドレスバスに接続されるシング
ルアクセスのランダムアクセスメモリと、 ２．優先エンティティおよび補助エンティティに分散さ
れ、自身の内部クロック信号によってそれぞれがクロッ
クされるいくつかの周辺エンティティと、を備える。
【００１３】これらの補助エンティティのうちの少なく
とも１つは、中央処理装置を備える。それぞれの周辺エ
ンティティは、メモリアクセス要求信号を送出すること
ができ、データおよびアドレスバスに接続される入出力
手段を備える。これらの入出力手段は、メモリから抽出
されたデータ項目またはメモリに書き込まれるべき必要
なデータ項目を含むことができる。またこれらの入出力
手段は、入出力手段に含まれるデータ項目をイネーブル
するため、少なくとも１つの信号を受け取る制御ポート
を有する。
【００１４】本発明によるシステムは、さらに制御イン
ターフェースを備える。優先エンティティの内部クロッ
ク信号により調整され、いくつかの窓グループを形成す
るよう反復的時間フレームを定式化し複数の時間窓に細
分するシーケンサを、制御インターフェースは備える。
これらのグループは、周辺エンティティにそれぞれ割り
当てられる。またインターフェースは、制御手段を備え
る。制御手段は、中央処理装置に割り当てられていない
時間窓の間に中央処理装置により発せられたメモリアク
セス要求信号に応答して、この周辺エンティティに割り
当てられる窓の間だけ、この周辺エンティティの入出力
手段にデータ許可信号を送出することができる。さらに
制御手段は、抑止手段を備える。抑止手段は、前記アク
セス要求信号のある状態において、データ許可信号の受
け取り時点の後の予め定められた時点であって、中央処
理装置の内部クロック信号の周期の予め定められた数に
対応する予め定められた持続時間だけ前記アクセス要求
信号の発行時点から離れた時点まで、中央処理装置の内
部動作をディスエーブルすることができる。
【００１５】本発明の１つの実施形態によると、抑止手
段は、中央処理装置の内部クロック信号によりクロック
されるカウンタと、カウンタの現在の値を前記予め定め
られた数と比較することができる比較手段と、比較手段
の出力に連結され、中央処理装置の内部動作をディスエ
ーブルする信号またはディスエーブルしない信号を規定
する出力信号を、論理値に依存して送出するフリップフ
ロップと、を備える。
【００１６】抑止手段は、データ許可信号の遷移を検出
するための手段およびＡＮＤ論理ゲートを備えるのが有
利である。ＡＮＤ論理ゲートの出力は前記フリップフロ
ップに連結され、ＡＮＤ論理ゲートの２つの入力は、比
較手段の出力および検出手段の出力にそれぞれ連結され
る。
【００１７】この「ディスエーブルすること(disablin
g)」、すなわち中央処理装置の動作のこの抑止は、中央
処理装置の動作の完全な中断として、または内部レジス
タやこれらのフリップフロップの内容のディスエーブル
または凍結として現れることができる。したがって、デ
ィスエーブル信号が不活性にされるまで、フリップフロ
ップから送出されるデータにおいていかなる変化ももは
や生じない。
【００１８】本発明の他の利点および特徴は、制限され
ることなく、実施の形態の詳細な説明および添付図面に
おいて記述される。
【００１９】
【発明の実施の形態】図１は、本発明による一般的な実
施形態であるシステムＳＹを示す。システムＳＹは、３
つの周辺エンティティ、すなわち周辺部Ｐ１、Ｐ２およ
びＰ３によるランダムアクセスメモリＭＭＶへのアクセ
スを制御することを可能にする。ここで記述する例にお
いては、これらの周辺部のうちの１つ（たとえばこの例
では周辺部Ｐ１）は、メモリのアドレスバスＢＳＲ１お
よびメモリのデータバスＢＳＲ２に接続される入出力手
段ＭＥＳ１に加え、マイクロプロセッサの中央処理装置
ＣＰＵを備える。
【００２０】通常の方法では、これらの入出力手段ＭＥ
Ｓ１は、出力ポートＢＦ１０を備える。出力ポートＢＦ
１０は、アドレスバスＢＳＲ１に接続され、中央処理装
置のアドレスバスＢＳ１０に接続されるバッファメモリ
を備えてアドレスを格納することができる。この出力ポ
ートＢＦ１０は、アドレス許可信号Ｅ１により従来の方
法で制御される。アドレス許可信号Ｅ１は、アドレスを
イネーブルしてメモリのアドレスバスＢＳＲ１上に実際
に送出することを可能にする。
【００２１】同様に、入出力手段ＭＥＳ１は、データ入
力ポートＢＦ１１を備える。データ入力ポートＢＦ１１
は、メモリＭＭＶのデータバスＢＳＲ２および中央処理
装置のデータバスＢＳ１１の間に接続されるバッファメ
モリを備える。この入力ポートは、メモリＭＭＶから抽
出されるデータ項目を有効にするため、信号ＬＤ１によ
り制御される。
【００２２】同じようにデータ項目をメモリＭＭＶに書
き込むため、手段ＭＥＳ１は、データ出力ポートＢＦ１
２を備える。出力ポートＢＦ１２は、データ項目許可信
号Ｄ１により制御される。データ項目許可信号Ｄ１は、
実際にデータ項目をメモリＭＭＶに書き込むことを可能
にする。これらの手段ＭＥＳ１が、多様な許可信号Ｅ
１、ＬＤ１、Ｄ１をやりとりし、またメモリアクセス要
求信号Ｃ１および読み出し／書き込みの命令を表す信号
ＲＷ１を送出するように制御ポートを備えるのは当然の
ことである。
【００２３】第２の周辺部Ｐ２は、例えばテレビの応用
分野の画面コントローラであり、制御ポートおよび出力
ポートＢＦ２０を含む入出力手段ＭＥＳ２を備える。後
者の出力ポートＢＦ２０は、メモリのアドレスバスＢＳ
Ｒ１に接続され、アドレス許可信号Ｅ２により制御され
ることができるアドレスポインタを特に含む。さらに、
これらの入出力手段ＭＥＳ２は、ただ１つのデータ入力
ポートＢＦ２１を備える。データ入力ポートＢＦ２１は
バッファメモリを備え、メモリのデータバスＢＳＲ２に
接続され、データ許可信号ＬＤ２により制御可能であ
る。
【００２４】第３の周辺部Ｐ３は、たとえばデータサン
プリング装置であることができる。第３の周辺部の入出
力手段ＭＥＳ３は、読み出しおよび書き込みのため、制
御およびデータのポートＢＦ３１およびＢＦ３２を同様
に備え、これらは許可信号ＬＤ３およびＤ３によりそれ
ぞれ制御される。また入出力手段ＭＥＳ３はアドレスポ
ートＢＦ３０を備える。アドレスポートＢＦ３０は、許
可信号Ｅ３により制御され、特にアドレスポインタを備
える。
【００２５】また本発明によるシステムは、メモリＭＭ
Ｖへのアクセスを制御して管理するためインターフェー
スＩＦを備える。ハードウェアの観点から、インターフ
ェースＩＦは次のような処理手段を備える。すなわち、
この処理手段は、少なくとも部分的にマイクロコントロ
ーラ内のソフトウェアの形で考えられ、例えば特定用途
向けＩＣ（ＡＳＩＣ）として、または実際にシステムに
直接的なハードウェアインテグレーション（例えば集積
回路）として考えることができる。
【００２６】図１のインターフェースＩＦを、メインコ
ントローラＭＣ１、データバス・コントローラＭＣ２お
よびアドレスバス・コントローラＭＣ３に機能的に分解
することができる。メインコントローラＭＣ１は、特に
シーケンサＳＱを備える。シーケンサＳＱは、反復的時
間フレーム（以下にその構造を詳細に記述する）を定式
化するというように、１つの周辺部のクロック信号によ
り調整される。またデータバス・コントローラＭＣ２
は、データ許可信号ＬＤｉおよび（または）Ｄｉを送出
し、アドレスバス・コントローラＭＣ３は、アドレス許
可信号Ｅｉを送出する。
【００２７】反復的時間フレームＴＲの定式化（図２）
は、１つの周辺部の優先度の特徴に依存する。より正確
にいうと、その実時間処理が最も高い優先度をもつ１つ
の周辺エンティティ（すなわち、例えば最も多い実時間
の制約を表す周辺エンティティ）が、周辺エンティティ
Ｐ１、Ｐ２、Ｐ３から選択される。テレビに対する特定
の応用分野では、優先すべき実時間処理というものは、
表示される画像の品質および安定性を損なわないよう
に、表示画面を管理するものである。よって、優先エン
ティティとして指定されるのは、画面コントローラに対
応する周辺エンティティＰ２であり、他のエンティティ
は補助エンティティとなる。
【００２８】したがって、フレームの持続時間ＴＲは、
画面にキャラクタを表示するのに必要な持続時間として
ここでは選択される。このフレーム持続時間ＴＲは、画
面コントローラのクロック信号ＣＫ２の周期のある数に
対応する。クロック周期のこの数は通常１８に等しい
が、簡略化のため、そのうちの１２だけを図２に表して
いる。さらに簡略化のため、本来の表示処理が、時間窓
Ｓ２、Ｓ４およびＳ６の間においてメモリへの３つのア
クセスを必要とし、それぞれがクロック信号ＣＫ２の２
つの周期の持続時間を持つと仮定する。
【００２９】優先エンティティのアクセス窓が定められ
ると、残りのアクセス窓、すなわち窓Ｓ１、Ｓ３および
Ｓ５は、他の周辺エンティティのために確保される。表
示として、窓Ｓ１およびＳ５は中央処理装置ＣＰＵに割
り当てられ、窓Ｓ３は周辺エンティティＰ３に割り当て
られる。
【００３０】制御インターフェースのシーケンサは、優
先エンティティのクロック信号ＣＫ２により調整され
る。それに応じて、周辺部Ｐ２により発せられる連続の
アクセス要求Ｃ２は、時間窓Ｓ２、Ｓ４およびＳ６の発
生と同期する。したがって、アドレス許可信号Ｅ２およ
びＬＤ２は、これらの時間窓の間に制御手段ＭＣ２およ
びＭＣ３により送出され、周辺部Ｐ２によるメモリＭＭ
Ｖへのアクセスが許可される。
【００３１】対照的に他の周辺部に関する限りでは（特
に周辺部Ｐ３について）、アクセス要求信号Ｃ３が、こ
の周辺部に割り当てられていない時間窓（例えば時間窓
Ｓ１）の間に発せられると、制御インターフェースは、
信号ＲＷ３の論理値に依存して、周辺部Ｐ３に割り当て
られる次のアクセス窓（つまりこの例では窓Ｓ３）の間
だけ、アドレス許可信号Ｅ３およびデータ許可信号Ｄ３
またはＬＤ３を送出する。このように、周辺部Ｐ３は、
周辺部Ｐ３に割り当てられる窓Ｓ３の間だけ、メモリＭ
ＭＶへのアクセスを実際に持つ。
【００３２】周辺部Ｐ１に割り当てられていないアクセ
ス時間窓の間に、書き込みまたは読み出し要求信号ＲＷ
１に関連するアクセス要求信号Ｃ１が周辺部Ｐ１により
発せられる場合には、同じ原則が周辺部Ｐ１に適用され
る。しかしまた、読み出しまたは書き込みの命令に依存
して、許可信号ＬＤ１またはＤ１が受け取られるまで、
中央処理装置ＣＰＵの内部動作をディスエーブルにする
ことが好都合である。
【００３３】中央処理装置から発せられるアクセス要求
が時間窓Ｓ６の開始時に送出される場合には、クロック
信号ＣＫ２の２周期の間、中央処理装置はディスエーブ
ルされなければならないということに、当該技術分野の
当業者は気づくであろう。しかし、中央処理装置から発
せられるアクセス要求が、窓Ｓ２の開始時に送出される
場合には、クロック信号ＣＫ２の６周期の間、中央処理
装置はディスエーブルされなければならず、さらにアク
セス要求が時間窓Ｓ１の後半で発せられる場合には、ク
ロック信号ＣＫ２の７周期の間ディスエーブルされなけ
ればならない。
【００３４】対照的に、アクセス要求が中央処理装置に
より時間窓Ｓ１の開始時に発せられる場合には、許可信
号ＬＤ１またはＤ１の受け取りが、この時間窓Ｓ１の間
に生じる。結果として、中央処理装置のディスエーブル
の持続時間は、この場合は存在しないか、大きくてもク
ロック信号ＣＫ２の７周期に等しい。
【００３５】このディスエーブルの持続時間を均一にす
るため、ディスエーブル時間は、最大の予知できる遅延
に対応する予め定められた値（この例ではクロック信号
ＣＫ２の７周期）に固定される。言い換えると、中央処
理装置に割り当てられる窓の間であろうと、中央処理装
置に割り当てられていない窓の間であろうと、中央処理
装置によるアクセス要求の発行の時点にかかわらず、予
め定められたディスエーブル持続時間の間は中央処理装
置はディスエーブルされ、このディスエーブル期間中の
中央処理装置に割り当てられる時間窓の間にデータ許可
信号ＬＤ１またはＤ１が制御インターフェースにより送
出される。
【００３６】このため、制御インターフェースＩＦは抑
止手段ＭＨを備え、ここでは簡略化のためブロックＭＥ
Ｓ１の内側に表した。より正確にいうと、図３に示すよ
うに、これらの抑止手段ＭＨはアドレスデコーダＡＤを
備える。アドレスデコーダＡＤは、中央処理装置のバス
ＢＳ１０上に発せられたアドレスを受け取り、このアド
レスが実際にメモリの実アドレスに対応するかを検証す
るためのものである。この場合には、デコーダからの出
力信号ＳＥＬは、論理「１」レベルになり、中央処理装
置により送出されたアドレス許可信号ＳＴにより制御さ
れるフリップフロップＢＤに格納される。このアドレス
許可信号ＳＴが１に変わるとき、出力フリップフロップ
ＦＦの入力に連結されるフリップフロップＢＤの出力
が、フリップフロップＦＦの出力を１に変える。対応す
る論理信号ＷＴは、中央処理装置ＣＰＵに伝えられ、そ
の後この中央処理装置をディスエーブルするための信号
として作用する。また、論理「０」状態から論理「１」
状態への信号ＷＴの変化が、アクセス要求信号Ｃ１を生
成するための条件として使用できることに注意すべきで
ある。
【００３７】抑止手段ＭＨは、さらにカウンタＣＰＴを
備える。カウンタＣＰＴは、中央処理装置の内部クロッ
ク信号ＣＫ１によりクロックされ、フリップフロップＢ
Ｄからの反転された出力信号により初期化されることが
できる。比較手段ＣＭＰは、カウンタの現在値を予め定
められたディスエーブル持続時間に対応する補助クロッ
ク信号ＣＫ１の周期の予め定められた数と比較するた
め、カウンタに関連する。この信号ＣＫ１の周期の予め
定められた数は、たとえばレジスタＲＧに格納され、レ
ジスタＲＧは、中央処理装置それ自身によりソフトウェ
ア的に修正可能である。比較器ＣＭＰの出力は、ＡＮＤ
論理ゲートＰＬ２の入力の一方に連結され、ＡＮＤ論理
ゲートＰＬ２の出力は、出力フリップフロップＦＦのリ
セット入力に連結される。
【００３８】抑止手段ＭＨは、さらに遷移検出器ＤＴを
備える。遷移検出器ＤＴの出力は、論理ゲートＰＬ２の
他方の入力に連結される。検出器ＤＴの入力は、ＯＲ論
理ゲートＰＬの出力に連結される。ＯＲ論理ゲートＰＬ
は、入力として許可信号ＬＤ１およびＤ１を受け取る。
また検出器を、フリップフロップＢＤからの反転された
出力信号により初期化することができる。
【００３９】データ許可信号ＬＤ１またはＤ１（要求さ
れた命令（読み出しまたは書き込み）に依存して）の制
御インターフェースのコントローラＭＣ２による発行
は、対応する信号の上方への遷移として現れる。信号Ｗ
Ｔが１に変化するとき、カウンタＣＰＴは検出器ＤＴと
同じく初期化される。検出器ＤＴがレジスタＲＧに含ま
れる予め定められた値に達すると、比較器ＣＭＰは、論
理ゲートＰＬ２の入力を１にする。通常、カウンタがそ
の最終カウント値に達する前に、データ許可信号ＬＤ１
またはＤ１が送出されているので、論理ゲートＰＬ２の
他方の入力も１であり、これはフリップフロップＦＦの
出力をリセットする効果をもち、すなわちディスエーブ
ル信号ＷＴを低い（ロー状態）状態に戻す。中央処理装
置の内部動作はその後、再起動される。
【００４０】遷移検出器ＤＴおよび関連する論理ゲート
ＰＬが、実際には絶対に必要というわけではないこと
に、当該技術分野の当業者は気づくであろう。これは、
一般に最終カウント値が、データ項目許可信号ＬＤ１ま
たはＤ１の受け取り後に生じるよう十分大きく選択され
るからである。しかし本質的に、レジスタＲＧに含まれ
る値がソフトウェア的に修正可能であることができると
いう事実により、また中央処理装置ＣＰＵの内部動作の
再起動の時点が、データ項目がイネーブルされる前に生
じないようにするため、データ許可信号ＬＤ１またはＤ
１の実際の受け取りを条件として、フリップフロップＦ
Ｆの出力をリセットするのが好ましい。
【００４１】
【発明の効果】同じメモリへの共用アクセスの制御を行
うことができ、さらに補助エンティティの実行における
遅延が均一化される。
【図面の簡単な説明】
【図１】本発明による共用アクセスを制御するためのシ
ステムのブロック図。
【図２】メモリへのアクセスの時分割を可能にする時間
フレームを示す図。
【図３】図１のシステムの一部である抑止手段の詳細を
示すブロック図。
【符号の説明】
Ｃ１ メモリアクセス要求信号 ＣＫ１ 中央処理装置の内部クロック信号 ＣＭＰ 比較器 ＣＰＴ カウンタ ＣＰＵ 中央処理装置 ＤＴ 検出器 ＦＦ 出力フリップフロップ ＭＣ１〜ＭＣ３ 制御手段 ＭＥＳ１ 入出力手段 ＭＨ 抑止手段 ＭＭＶ ランダムアクセスメモリ Ｐ１、Ｐ２、Ｐ３ 周辺部 ＰＬ 論理ゲート ＲＧ レジスタ Ｓ１〜Ｓ６ 時間窓 ＳＱ シーケンサ ＴＲ 時間フレーム ＷＴ 出力信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 15/16 - 15/177

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】自身の内部クロック信号によりそれぞれク
    ロックされるいくつかの周辺エンティティによるランダ
    ムアクセスメモリへの共用アクセスを制御する方法であ
    って、 前記ランダムアクセスメモリがシングルアクセスメモリ
    であり、 優先エンティティを一組の周辺エンティティの中から定
    め、他のエンティティを補助エンティティとして定め、
    該他のエンティティのうちの少なくとも１つが中央処理
    装置および前記メモリに接続される入出力手段を備え、
    該入出力手段は、メモリに書き込まれるべき必要なデー
    タ項目およびメモリから抽出されて該中央処理装置によ
    り読み出されるべき必要なデータ項目を含んでおり、 反復的時間フレームは、前記優先エンティティの内部ク
    ロック信号により定式化され、調整され、いくつかの窓
    グループを形成するよう複数の時間窓に細分されてお
    り、 前記グループが周辺エンティティにそれぞれ割り当てら
    れ、前記中央処理装置に割り当てられていない時間窓の
    間に該中央処理装置により発せられたメモリアクセス要
    求信号のある状態において、該中央処理装置に割り当て
    られる次の時間窓の間に前記入出力手段に存在するデー
    タ項目がイネーブルされ、該データ項目がイネーブルさ
    れた時点の後の予め定められた時点であって、該中央処
    理装置の内部クロック信号の周期の予め定められた数に
    対応する予め定められた持続時間だけ前記アクセス要求
    信号の発行時点から離れた時点まで、該中央処理装置の
    内部動作がディスエーブルされるランダムアクセスメモ
    リへの共用アクセスを制御する方法。
  2. 【請求項２】前記予め定められた持続時間が、固定され
    た持続時間である請求項１に記載のランダムアクセスメ
    モリへの共用アクセスを制御する方法。
  3. 【請求項３】 前記予め定められた持続時間が、前記中
    央処理装置により修正されることができる請求項１に記
    載のランダムアクセスメモリへの共用アクセスを制御す
    る方法。
  4. 【請求項４】データバスおよびアドレスバスに接続され
    るシングルアクセスのランダムアクセスメモリと、 少なくとも１つが中央処理装置を備える補助エンティテ
    ィおよび優先エンティティとに分散され、それぞれが自
    身の内部クロック信号によりクロックされ、それぞれが
    メモリアクセス要求信号を送出することができるいくつ
    かの周辺エンティティであって、前記データバスおよび
    前記アドレスバスに接続され、メモリから抽出されたデ
    ータ項目またはメモリに書き込むべき必要なデータ項目
    を含むことができる入出力手段をそれぞれが備え、該入
    出力手段に含まれるデータ項目をイネーブルするため少
    なくとも１つの信号を受け取る制御ポートを有するいく
    つかの周辺エンティティと、 前記優先エンティティの内部クロック信号により調整さ
    れ、前記周辺エンティティにそれぞれ割り当てられるい
    くつかの窓グループを形成するよう、反復的時間フレー
    ムを定式化して複数の時間窓に細分するシーケンサと、
    前記中央処理装置に割り当てられていない時間窓の間に
    該中央処理装置により発せられたメモリアクセス要求信
    号に応答して、該中央処理装置に割り当てられる時間窓
    の間だけ該中央処理装置の入出力手段にデータ項目許可
    信号を送出する制御手段と、前記アクセス要求信号のあ
    る状態において、該データ項目許可信号の受け取り時点
    の後の予め定められた時点であって、該中央処理装置の
    内部クロック信号の周期の予め定められた数に対応する
    予め定められた持続時間だけ前記アクセス要求信号の発
    行時点から離れた時点まで、該中央処理装置の内部動作
    をディスエーブルすることができる抑止手段と、を備え
    るインターフェースと、 を備えるランダムアクセスメモリへの共用アクセスを制
    御するシステム。
  5. 【請求項５】前記抑止手段が、 前記中央処理装置の内部クロック信号によりクロックさ
    れるカウンタと、 前記カウンタの現在値を、前記予め定められた数と比較
    することができる比較手段と、 前記比較手段の出力に連結され、前記中央処理装置の内
    部動作をディスエーブルする信号またはディスエーブル
    しない信号を規定する出力信号を、論理値に依存して送
    出するフリップフロップと、 を備える請求項４に記載のランダムアクセスメモリへの
    共用アクセスを制御するシステム。
  6. 【請求項６】前記抑止手段が、 データ項目許可信号の遷移を検出する検出手段と、 出力が前記フリップフロップに連結され、２つの入力が
    前記比較手段の出力および前記検出手段の出力にそれぞ
    れ連結されるＡＮＤ論理ゲートと、 を備える請求項５に記載のランダムアクセスメモリへの
    共用アクセスを制御するシステム。
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