JP3169878B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Description
するメモリ書き込みアクセスが連続したときに有効なメ
モリ制御回路および、このメモリ制御回路を使用したメ
モリ装置に関する。
ば、特開平7−210456号公報に記載されているよ
うに、そして図4に示すように、現在及び前回のメモリ
アクセス時の行アドレスをそれぞれ第1レジスタ31及
び第2レジスタ32に保持し、比較器により行アドレス
を比較することにより行アドレスの変化を検出する。そ
して、制御回路34は、行アドレスに変化がないのに高
速アクセスモードとなっていない場合には、DRAM制
御部35に行アドレスストローブ信号のオン時間を増加
させることにより、高速アクセスモードでのアクセスを
行うことを可能とし、メモリアクセス速度の向上を図っ
ている。逆に、行アドレスが変化したのに高速アクセス
モードとなっている場合には、制御回路34はDRAM
制御部35に行アドレス信号のオン時間を減少させる。
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。
従来技術では同一アドレスのメモリ書き込みアクセスが
頻発するようなプログラムではメモリスループットが低
下するという問題がある。
みリクエストが連続した時、後続のメモリ書き込みリク
エストは先行リクエストと同一アドレス、すなわち同一
行アドレスにアクセスするため、高速アクセスモードで
アクセスするが、後続リクエストもメモリアクセスを行
わなければならず、後続リクエストの書き込みデータが
先行リクエストの書き込みデータと異なっていても、メ
モリ論理回路からアドレスレジスタへのアドレスの設
定,アドレスレジスタによるDRAMへのアクセス及び
DRAMへの書き込みを行うからである。
モリ書き込みアクセスが連続した時のメモリスループッ
トを向上させる。
は、N(N≧2)個のメモリバンクを有するメモリ装置
のメモリ制御回路であって、各メモリバンクの最新メモ
リリクエストの書き込みアドレス情報を入力とし、後続
メモリリクエストのアクセス先バンクアドレスをセレク
ト信号とするアドレスセレクタと、該セレクタの出力と
前記後続メモリリクエストの書き込みアドレス情報とを
比較するコマンド/アドレス比較回路とを設け、前記コ
マンド/アドレス比較回路の比較結果が一致のときは、
対応するメモリバンクの前記最新メモリリクエストに係
るメモリ書き込み動作が、メモリのカラム信号が入力す
るタイミングを経過していなければ、対応するメモリバ
ンクの前記最新メモリリクエストに係る書き込みデータ
を、前記後続メモリリクエストの書き込みデータに変更
する。
は、各メモリバンク毎に設けられた 、メモリアクセス開
始時に所定のバンクビジー時間をセットしてクロックサ
イクル毎にカウントダウンすることにより、該カウンタ
値が”0”の時にバンクビジー解除となるバンクビジー
カウンタと、該各バンクビジーカウンタの出力を入力と
し、前記後続メモリリクエストのアクセス先バンクアド
レスをセレクト信号とするバンクビジーセレクタと、該
バンクビジーセレクタによってセレクトされる前記後続
メモリリクエストのアクセス先バンクがビジーである
時、バンクビジーを検出するバンクビジー回路と、前記
バンクビジーセレクタの出力の値が、前記メモリのカラ
ム信号が入力するタイミング値より大きいか比較するバ
ンクビジー比較回路と、前記バンクビジーセレクタの出
力の値が、前記メモリのカラム信号 が入力するタイミン
グ値より大きく、且つ、前記コマンド/アドレス比較回
路の比較結果が一致のとき、コマンド/アドレス一致信
号を生成する第1のアンドゲートと、前記コマンド/ア
ドレス一致信号が生成されず、且つ、バンクビジーが検
出されないとき、信号を出力するNORゲートと、該N
ORゲートが出力信号を生成し、且つ、メモリリクエス
ト信号が出力されたとき、信号を出力する第2のアンド
ゲートと、該第2のアンドゲート出力信号をイネーブル
として、前記後続メモリリクエストのバンクアドレスを
デコードし、前記後続メモリリクエストのアクセス先バ
ンクのバンク起動信号を生成するバンクデコーダと、前
記コマンド/アドレス一致信号をイネーブルとして、前
記後続メモリリクエストのバンクアドレスをデコード
し、前記後続メモリリクエストのアクセス先バンクのバ
ンクアドレス一致信号を生成するアドレス一致デコーダ
とを設け、前記バンクアドレス一致信号が生成されたと
き、対応するメモリバンクの前記最新メモリリクエスト
に係る書き込みデータを、前記後続メモリリクエストの
書き込みデータに変更する。またさらに、前記バンク起
動信号をセット信号とし、コマンド/アドレスをメモリ
バンクに出力するコマンド/アドレスレジスタと、前記
バンク起動信号と前記バンクアドレス一致信号のいずれ
か一方が生成されたとき、信号を出力するORゲート
と、該ORゲート出力信号をセット信号とし、前記メモ
リバンクに書き込みデータを出力する書き込みデータレ
ジスタとを、各メモリバンク毎に設けることができる。
を有するコンピュータの記憶装置において、同一アドレ
スに連続して書き込みアクセスが起こった時、後続メモ
リリクエストのコマンド/アドレス情報と先行メモリリ
クエストのアクセス先バンクのアクセス中コマンド/ア
ドレス情報を比較し、不一致の時はバンクビジー解除後
にメモリアクセスを行い、一致した時はメモリに書き込
むデータを後続リクエストの書き込みデータに更新し
て、実際のメモリアクセスは1回しか実行しない。この
ため、同一メモリアドレスに対する書き込みアクセスが
連続した時のメモリスループットを向上させることが可
能となる。
面を参照して説明する。
個のバンクに対するメモリ制御回路を示す。本メモリ制
御回路は、コマンド/アドレスセレクタ1,コマンド/
アドレス比較回路2,バンクビジーセレクタ3,バンク
ビジー回路4,バンクビジー比較回路5,2つのアンド
ゲート6,8,NORゲート7,バンクデコーダ9,O
Rゲート10,バンクビジーカウンタ11,書き込みデ
ータレジスタ12,コマンド/アドレスレジスタ13,
メモリバンク14及びアドレス一致デコーダ15を有す
る。
アクセス中のコマンド/アドレス情報をコマンド/アド
レスレジスタ13から入力し、メモリリクエストのアク
セス先のバンクアドレスをセレクト信号とし、受信した
リクエストのアクセス先バンクのコマンド/アドレス情
報をセレクトする。コマンド/アドレス比較回路2は、
コマンド/アドレスセレクタ1の出力と、受信したリク
エストのアドレス/書き込みコマンド情報とを比較し、
アドレスが一致しているか、書き込み命令かをチェック
して条件が満足しているとき、論理”1”を出力する。
11には、メモリアクセス開始時に所定のバンクビジー
時間がセットされ、クロックサイクル毎にカウントダウ
ンすることにより、カウンタ値が”0”の時にバンクビ
ジー解除となる。バンクビジーセレクタ3は、各バンク
ビジーカウンタ11の出力を入力とし、メモリリクエス
トのアクセス先のバンクアドレスをセレクト信号とす
る。このビジーセレクタ3の出力が”1”、すなわちメ
モリリクエストのアクセス先のバンクがビジーの時、バ
ンクビジー回路4はバンクビジー信号を論理”1”とし
て出力する。
セレクタ3の出力と、設定値”X”とを比較し、バンク
ビジーセレクタ3の出力値が設定値”X”より大きい時
に論理”1”を出力する。ここで、Xとは、DRAMの
カラム信号が入力するタイミング値を意味する。
較回路2の出力とバンクビジー比較回路5の出力との論
理積をとり、コマンド/アドレス一致信号を出力する。
NORゲート7は、コマンド/アドレス一致信号とバン
クビジー信号とのNOR論理とり、アンドゲート8は本
論理信号とメモリリクエストの論理積を出力する。バン
クデコーダ9は、アンドゲート8の出力をイネーブルと
して、メモリリクエストのバンクアドレスをデコード
し、メモリリクエストのアクセス先バンクの起動信号を
生成する。また、アドレス一致デコーダ15は、コマン
ド/アドレス一致信号をイネーブルとして、メモリリク
エストのバンクアドレスをデコードし、メモリリクエス
トのアクセス先バンクのアドレス一致信号を生成する。
13は、バンク起動信号をセット信号として、メモリバ
ンク14に対して、コマンド/アドレス情報を出力しメ
モリアクセスを実行する。ORゲート10はバンク起動
信号とバンクアドレス一致信号の論理和を生成し、書き
込みデータレジスタ12は、本論理和信号をセット信号
としてメモリバンク14に書き込みデータを出力する。
ス一致が論理”1”、つまり受信リクエストのコマンド
/アドレスとアクセス先バンクに先行してアクセスして
いるコマンド/アドレス情報とが一致した時は出力され
ないことになる。このため、先行リクエストと後続リク
エストが同一アドレスの書き込み命令時には後続リクエ
ストのバンク起動信号は出力されず、バンクビジーカウ
ンタ11とコマンド/アドレスレジスタ13は動作しな
いが、バンクアドレス一致信号は出力され、ORゲート
10を介し書き込みデータレジスタ12のセット信号と
なるため、書き込みデータは後続のメモリリクエストの
データに更新される。
のタイミングチャートを示し、本実施例の動作を説明す
る。
A,Bを受信した時、リクエストAに対してはバンク起
動信号が出力され、クロック1でコマンド/アドレスレ
ジスタ13及び書き込みデータレジスタ12に各値がセ
ットされる。クロック1では後続リクエストBを受信し
ており、バンクアドレス一致信号が出力され、クロック
2で書き込みデータレジスタ12の内容がリクエストB
による書き込みデータに更新される。書き込みデータの
更新が許される時間は、バンクビジーカウンタ11の値
がバンクビジー比較回路5への入力の値”X”より大き
い場合であり、図2のタイミングチャートでは本”X”
の値は”5”となる。これは、汎用DRAMやSDRA
Mの書き込みデータの確定タイミングはCOL情報とほ
ぼ同じであるためである。つまり、先行リクエストによ
る書き込みが進行してしまっている場合には、そのまま
書き込み動作を続け、後続リクエストにより書き込み
は、あらためて行うのである。
す。本実施例では、メモリリクエストがある度に、その
時のコマンド/アドレスが先行命令コマンド/アドレス
レジスタ22にセットされる。このコマンド/アドレス
の内のアドレスはバンクアドレスを含む。
命令コマンド/アドレスレジスタ22の出力、即ち現時
点から1クロック前の先行命令のコマンド/アドレス
と、現時点のコマンド/アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ24によ
り、バンクデコーダ21からのバンク起動信号の出力を
抑止し、不一致の場合はバンク起動信号の出力を許す。
のと同様に、該当するコマンド/アドレスレジスタ25
に供給され、書き込みデータレジスタ27の内容がメモ
リバンク26に書き込まれる。
スレジスタ22及びライトアドレス一致検出回路23
は、バンクアドレスを含むアドレスを扱うものの、図1
に示した第1の実施例に比べて、回路構成はシンプルで
あり、ハードウェア量も少なくなる。
複数バンクで構成されている場合における本発明の適用
例であり、メモリが1バンクであってもよい。その場合
には、第1の実施例におけるコマンド/アドレスセレク
タ1,バンクビジーセレクタ3,バンクデコーダ9及び
アドレス一致デコーダ15、また第2の実施例における
バンクデコーダ21及びバンクセレクタ28は不要とな
る。
み込んだ記憶装置、それは基本的な主記憶装置であって
も、また拡張記憶装置であってもよいが、そのような記
憶装置は容易に構成できる。さらに、このような記憶装
置をコンピュータに組み込むことも容易である。
リ書き込みアクセスが連続した時、メモリスループット
を向上可能とする。その理由は、同一アドレスに対しメ
モリ書き込みリクエストが連続した時、後続メモリリク
エストのコマンド/アドレス情報と先行メモリリクエス
トのアクセス先バンクのアクセス中のコマンド/アドレ
ス情報を比較し、不一致の時はバンクビジー解除後にメ
モリアクセスを行い、一致した時はメモリに書き込むデ
ータを後続リクエストの書き込みデータに更新して、実
際のメモリアクセスは1回しか実行しないからである。
同一アドレスが連続することは、スーパーコンピュータ
における行列計算等では頻発するので、この効果は大き
い。
る。
Claims (3)
- 【請求項1】 N(N≧2)個のメモリバンクを有する
メモリ装置のメモリ制御回路において、 各メモリバンクの最新メモリリクエストの書き込みアド
レス情報を入力とし、後続メモリリクエストのアクセス
先バンクアドレスをセレクト信号とするアドレスセレク
タと、 該セレクタの出力と前記後続メモリリクエストの書き込
みアドレス情報とを比較するコマンド/アドレス比較回
路とを設け、 前記コマンド/アドレス比較回路の比較結果が 一致のと
きは、対応するメモリバンクの前記最新メモリリクエス
トに係るメモリ書き込み動作が、メモリのカラム信号が
入力するタイミングを経過していなければ、対応するメ
モリバンクの前記最新メモリリクエストに係る書き込み
データを、前記後続メモリリクエストの書き込みデータ
に変更することを特徴とするメモリ制御回路。 - 【請求項2】 各メモリバンク毎に設けられた、メモリ
アクセス開始時に所定のバンクビジー時間をセットして
クロックサイクル毎にカウントダウンすることにより、
該カウンタ値が”0”の時にバンクビジー解除となるバ
ンクビジーカウンタと、 該各バンクビジーカウンタの出力を入力とし、前記後続
メモリリクエストのアクセス先バンクアドレスをセレク
ト信号とするバンクビジーセレクタと、 該バンクビジーセレクタによってセレクトされる前記後
続メモリリクエストのアクセス先バンクがビジーである
時、バンクビジーを検出するバンクビジー回路と、 前記バンクビジーセレクタの出力の値が、前記メモリの
カラム信号が入力するタイミング値より大きいか比較す
るバンクビジー比較回路と、 前記バンクビジーセレクタの出力の値が、前記メモリの
カラム信号が入力するタイミング値より大きく、且つ、
前記コマンド/アドレス比較回路の比較結果が一致のと
き、 コマンド/アドレス一致信号を生成する第1のアン
ドゲートと、 前記コマンド/アドレス一致信号が生成されず、且つ、
バンクビジーが検出されないとき、信号を出力するNO
Rゲートと、該 NORゲートが出力信号を生成し、且つ、メモリリク
エスト信号が出力されたとき、信号を出力する第2のア
ンドゲートと、 該 第2のアンドゲート出力信号をイネーブルとして、前
記後続メモリリクエストのバンクアドレスをデコード
し、前記後続メモリリクエストのアクセス先バンクのバ
ンク起動信号を生成するバンクデコーダと、 前記コマンド/アドレス一致信号をイネーブルとして、
前記後続メモリリクエストのバンクアドレスをデコード
し、前記後続メモリリクエストのアクセス先バンクのバ
ンクアドレス一致信号を生成するアドレス一致デコーダ
とを設け、 前記バンクアドレス一致信号が生成されたとき、対応す
るメモリバンクの前記最新メモリリクエストに係る書き
込みデータを、前記後続メモリリクエストの書き込みデ
ータに変更する ことを特徴とする請求項1記載のメモリ
制御回路。 - 【請求項3】 前記バンク起動信号をセット信号とし、
コマンド/アドレスをメモリバンクに出力するコマンド
/アドレスレジスタと、 前記バンク起動信号と前記バンクアドレス一致信号のい
ずれか一方が生成されたとき、信号を出力するORゲー
トと、 該 ORゲート出力信号をセット信号とし、前記メモリバ
ンクに書き込みデータを出力する書き込みデータレジス
タとを、各メモリバンク毎に設けたことを特徴とする請
求項2記載のメモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00043198A JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00043198A JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11194969A JPH11194969A (ja) | 1999-07-21 |
JP3169878B2 true JP3169878B2 (ja) | 2001-05-28 |
Family
ID=11473635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00043198A Expired - Fee Related JP3169878B2 (ja) | 1998-01-05 | 1998-01-05 | メモリ制御回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3169878B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006285617A (ja) | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | データ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体 |
JP4772546B2 (ja) | 2006-03-17 | 2011-09-14 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリシステムおよびメモリシステムの動作方法 |
-
1998
- 1998-01-05 JP JP00043198A patent/JP3169878B2/ja not_active Expired - Fee Related
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