JP2004295322A - メモリアクセス制御装置 - Google Patents
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Abstract
【課題】従来のクローズドページポリシー、オープンページポリシーの何れの方式でもアクセス性能が理論限界迄には至らず、バンクへのページヒットアクセス回数でバンククローズタイミングを変更する方式でも、アクセスしたバンクを必ずある程度オープンにしており、ミスヒットアクセスが短間隔で連続すればアクセス効率は向上しなかった。
【解決手段】メモリアクセスを要求するメモリマスタ１、これのアクセス情報を元にメモリ５、６の制御信号を生成するメモリ制御部３、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなる（ページヒットする）／否を予測するヒット予測部４から成り、メモリ制御部３は、ヒット予測部４のヒット予測で、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ミスヒット予測では、アクセスしたバンクをクローズし終了する。
【選択図】 図１
【解決手段】メモリアクセスを要求するメモリマスタ１、これのアクセス情報を元にメモリ５、６の制御信号を生成するメモリ制御部３、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなる（ページヒットする）／否を予測するヒット予測部４から成り、メモリ制御部３は、ヒット予測部４のヒット予測で、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ミスヒット予測では、アクセスしたバンクをクローズし終了する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）やＤＤＲ（ダブルデータレート）−ＳＤＲＡＭ等のＤＲＡＭを対象としたメモリアクセス制御装置に関し、特にページヒットするかどうかを予測することによりアクセス性能を高めることができるメモリアクセス制御装置に関する。
【０００２】
【従来の技術】
従来のメモリアクセス制御方式は、ＤＲＡＭへのアクセスが完了した時にアクセスしたバンクをプリチャージせずに終了するオープンページポリシーか、プリチャージしてから終了するクローズドページポリシーの何れかであった。
【０００３】
バンクがプリチャージされていてクローズされた状態であれば、そのバンクへの次のアクセスはアドレスによらず常に一定の速度でアクセスできるが、プリチャージされておらずオープンされている状態の場合に、そのバンクがオープンしているページと同一のページにアクセスするならば、そのページをオープンする必要がないため、バンクがクローズされている場合よりも速いが、そのバンクがオープンしているページとは違うページにアクセスするならば、そのバンクをプリチャージしてからアクセスしようとするページをオープンしなければならないため、バンクがクローズされている場合よりも遅くなる。
【０００４】
尚、同一のページにアクセスすることをページヒットと呼び、違うページにアクセスすることをミスヒットと呼ぶ。
【０００５】
オープンページポリシーの従来技術には、バンクへのページヒットアクセスの回数により、バンクをクローズするタイミングを変更することによって、アクセス効率の向上を図っているメモリ制御装置がある（特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−１６６９８５号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
クローズドページポリシーはページヒットの確率が低いときには性能が高くなり、オープンページポリシーはページヒットの確率が高いときには性能が高くなるが、何れの方式でもアクセス性能が理論限界にまでは達することはできないという欠点が有る。
【０００８】
上記オープンページポリシーをベースとし、バンクへのページヒットアクセスの回数により、バンククローズするタイミングを変更するメモリ制御装置では、アクセスを行った後はバンクをクローズする最短のタイミングまでは必ずバンクをオープンにしたままであるため、ミスヒットするアクセスが短い間隔で連続して行われた場合には、アクセス効率は向上しないという欠点を有している。
【０００９】
また、バンクをクローズする最短のタイミングをアクセスの間隔よりも短く設定した場合には、クローズドページポリシーと同等になってしまうため、ページヒットが多い場合にはアクセス効率が向上しないという欠点を有している。
【００１０】
本発明の目的は、次のアクセスがページヒットするかどうかを予測することにより、メモリアクセス効率を向上させるメモリアクセス制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１のメモリアクセス制御装置は、メモリへのアクセスを要求するメモリマスタと、メモリマスタから出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１２】
本発明の第２のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１３】
本発明の第３のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１４】
本発明の第４のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする。
【００１５】
本発明の第５のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１６】
本発明の第６のメモリアクセス制御装置は、前記第１乃至第５の何れかのメモリアクセス制御装置に於いて、メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をメモリ制御部に通知し、メモリ制御部は、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページと同じである場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページとは異なる場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１７】
本発明の第７のメモリアクセス制御装置は、メモリへのアクセスを要求する複数のメモリマスタと、メモリマスタからのメモリアクセス要求を調停し、何れかのメモリマスタからのアクセス情報を選択して出力するアービタ部と、アービタ部から出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１８】
本発明の第８のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回（ｍ≦ｎ：自然数）以上であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１９】
本発明の第９のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００２０】
本発明の第１０のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする。
【００２１】
本発明の第１１のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００２２】
本発明の第１２のメモリアクセス制御装置は、前記第７乃至第１１の何れかのメモリアクセス制御装置に於いて、各メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をアービタ部およびメモリ制御部に通知し、メモリ制御部は、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページと同じページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページとは異なるページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了し、アービタ部は、現在アクセス中のバンクおよびページと同じバンクおよびページを次にアクセスするメモリマスタが存在した場合はそのメモリマスタを優先して選択することを特徴とする。
【００２３】
【作用】
本発明では、次に同じバンクをアクセスする時にページヒットすると予測した場合はオープンページポリシーでアクセスし、ミスヒットすると予測した場合にはクローズドページポリシーでアクセスする。
【００２４】
予測の的中率が５０％より大きければ、ページヒットが減る回数よりも、ミスヒットが減る回数が多くなる。
【００２５】
また、アクセスを行った時点で、次のアクセスがページヒットするかどうかを予測して、アクセスしたバンクをクローズするかオープンしたままにするかを決めている。ページミスが短い間隔で連続した場合にはミスしたことが速やかに予測に反映される。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の請求項１に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００２７】
メモリマスタ１は、メモリ制御部３に対し、メモリ使用権を要求するリクエスト信号、アドレス信号、アクセスの種類を示すリードライト信号、何ワードアクセスするかを示すワード長信号、ライトデータ信号、データマスク信号を出力し、メモリ制御部３からは、メモリ使用権を取得したことを示すアクノリッジ信号、リードデータ信号を受け取る。
【００２８】
メモリ制御部３は、メモリの制御信号、ＳＤＲＡＭの場合には、クロック信号（ＣＬＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳ）、ローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）、アドレス信号（Ａ）、バンクアドレス信号（ＢＡ）、データ入出力信号（ＤＱ）、データマスク信号（ＤＱＭ）を出力する。
【００２９】
ヒット予測部４は、メモリ制御部３に対し、ヒット予測結果を出力する。ヒット予測結果は、接続されている全てのメモリの合計バンク数と同じ本数である。例えば、１個あたり４バンクからなるメモリ５と６が２つ接続されている場合には、システム全体では８個のバンクが存在するため、ヒット予測結果は８本となる。
【００３０】
メモリマスタ１は、メモリにアクセスしたい場合には、リクエスト信号をアサートし、同時にアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を確定する。
【００３１】
メモリ制御部３は、メモリマスタ１からのリクエスト信号がアサートされたら、アドレス信号、リードライト信号、ワード長信号を受け取り、リードライト信号がライトアクセスを示していた場合には、ライトアクセスを、リードアクセスを示していた場合にはリードアクセスを行うべく、メモリの制御信号を生成する。
【００３２】
ライトアクセスの場合は、ライトデータ信号、データマスク信号も受け取り、リードアクセスの場合は、メモリから返ってきたリードデータをリードデータ信号を介してメモリマスタ１に返す。
【００３３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定する。
【００３４】
最後のデータとは、例えば、ワード長信号が４ワードアクセスすることを示していた場合には、４ワード目のデータのことである。
【００３５】
ヒット予測部４からのヒット予測結果はメモリ５、６の各バンク毎に個別の結果が出力されているが、メモリ制御部３は、最後のデータを格納するバンクに対応したヒット予測結果を参照する。
【００３６】
また、メモリ制御部３は、最後のデータだけでなく、次のデータが現在アクセスしているデータとは異なるバンクに格納されている場合にも、ヒット予測部４からのヒット予測結果を参照して、現在アクセスしているバンクをクローズするかクローズしないかを決定する。
【００３７】
図２は本発明の請求項２、３、４、５に対応したメモリアクセス制御部３と複数のメモリ５、６からなるシステムのブロック図である。
【００３８】
ヒット予測部４は、メモリ制御部３から、ヒット信号、ミスヒット信号を受け取る。ヒット結果とミスヒット結果はそれぞれメモリの総バンク数と同じ本数である。
【００３９】
メモリ制御部３は、各バンクについて、最後にアクセスしたページアドレスを記憶しており、次ぎにアクセスを開始するときにそのアドレスが、前回アクセスしたページと同じページを示していた場合に、対応するバンクのヒット信号をアサートする。
【００４０】
また、アクセスを開始するときにそのアドレスが、前回アクセスしたページとは異なるページを示していた場合に、対応するバンクのミスヒット信号をアサートする。
【００４１】
アクセスを開始するときとは、メモリマスタからリクエストがアサートされてから最初のアクセスを開始する時だけでなく、ワード長信号が示すワード長分のアクセスを終了するまでに、現在アクセスしたデータと次にアクセスするデータとが異なるバンクに格納されていた場合に、次のアクセスを開始する時も含まれる。
【００４２】
次に、本発明の請求項２に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｎ回分（ｎ：自然数）だけ記憶しておく。
【００４３】
各バンク毎にヒット信号がアサートされた回数がｍ回以上（ｍ≦ｎ：自然数）かどうかを判定し、ｍ回以上だったら対応するヒット予測結果にページヒットするという情報を出力し、ｍ回未満であればミスヒットするという情報を出力する。
【００４４】
例えば、ｎを８とした場合、あるバンクのヒット信号およびミスヒット信号が、ヒット、ヒット、ミスヒット、ヒット、ヒット、ミスヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近８回でヒット信号がアサートされた回数は５回であるので、ｍが５以下であれば、そのバンクのヒット予測結果はページヒットとなり、ｍが６以上であれば、そのバンクのヒット予測結果はミスヒットとなる。
【００４５】
また、この後、ミスヒット信号がアサートされると、最近８回でのヒット信号のアサート回数は４回となり、ミスヒット信号ではなく、ヒット信号がアサートされた場合は５回で変わらない。尚、ｎはシステム設計時に決定されるがｍは設定により可変である。
【００４６】
次に、本発明の請求項３に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｊ回分（ｊ：自然数）だけ記憶しておく。
【００４７】
各バンク毎に最近ｊ回のヒット信号またはミスヒット信号のアサート結果が全てヒット信号であったかどうかを判定し、そうであれば対応するヒット予測結果にページヒットするという情報を出力し、そうでなければミスヒットするという情報を出力する。
【００４８】
例えば、ｊを４とした場合、あるバンクのヒット信号およびミスヒット信号が、ミスヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ヒットの順番でアサートされたとしたら、最近４回は全てヒット信号がアサートされているので、そのバンクのヒット予測結果はページヒットとなる。
【００４９】
また、この後、ミスヒット信号がアサートされると、最近４回でのヒット信号のアサート回数は３回となり、ヒット予測結果はミスヒットとなる。ミスヒット信号ではなく、ヒット信号がアサートされた場合のヒット予測結果はページヒットで変わらない。尚、ｊは設定により可変である。
次に、本発明の請求項４に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｋ回分（ｋ：自然数）だけ記憶しておく。
【００５０】
各バンク毎に最近ｋ回のヒット信号またはミスヒット信号のアサート結果が全てミスヒット信号であったかどうかを判定し、そうであれば対応するヒット予測結果にミスヒットするという情報を出力し、そうでなければページヒットするという情報を出力する。
【００５１】
例えば、ｋを４とした場合、あるバンクのヒット信号およびミスヒット信号が、ミスヒット、ヒット、ミスヒット、ヒット、ミスヒット、ミスヒット、ミスヒット、ミスヒットの順番でアサートされたとしたら、最近４回は全てミスヒット信号がアサートされているので、そのバンクのヒット予測結果はミスヒットとなる。
【００５２】
また、この後、ヒット信号がアサートされると、最近４回でのミスヒット信号のアサート回数は３回となり、ヒット予測結果はページヒットとなる。ヒット信号ではなく、ミスヒット信号がアサートされた場合のヒット予測結果はミスヒットで変わらない。尚、ｋは設定により可変である。
【００５３】
次に、本発明の請求項５に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｎ回分（ｎ：自然数）だけ記憶しておく。
【００５４】
各バンク毎に、まず最近のｋ回の結果が全てミスヒットであったかどうかを判定し、そうであればヒット予測結果をミスヒットとする（ｋ≦ｎ：自然数）。
【００５５】
そうでなければ、次に最近のｊ回の結果が全てヒットであったかどうかを判定し、そうであればヒット予測結果をページヒットとする（ｊ≦ｎ：自然数）。
【００５６】
そうでなければ、次に最近ｎ回の結果について、ヒット信号がアサートされた回数がｍ回以上（ｍ≦ｎ：自然数）かどうかを判定し、ｍ回以上だったら対応するヒット予測結果にページヒットするという情報を出力し、そうでなければミスヒットするという情報を出力する。
【００５７】
例えば、ｎを８、ｋを４、ｊを４、ｍを５とした場合、あるバンクのヒット信号およびミスヒット信号が、ヒット、ヒット、ミスヒット、ヒット、ミスヒット、ミスヒット、ミスヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットであるので、ヒット予測結果はミスヒットとなる。
【００５８】
また、ヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットであるので、ヒット予測結果はページヒットとなる。
【００５９】
また、ヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットでもないが、最近８回の結果中でヒットが５回あるので、ヒット予測結果はページヒットとなる。
【００６０】
また、ミスヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットでもなく、最近８回の結果中でヒットは４回しかないので、ヒット予測結果はミスヒットとなる。
【００６１】
尚、ｎはシステム設計時に決定されるが、ｍ、ｊ、ｋは設定により可変である。
【００６２】
図３は本発明の請求項６に対応したメモリアクセス制御装置３と、複数のメモリからなるシステムのブロック図である。請求項１対応の実施例に加えて、メモリマスタ１は、メモリ制御部３に対し、次にアクセス要求を行う際のアドレスを示す次アドレス信号とそのアドレス信号が確定したことを示す次アドレス確定信号を出力する。
【００６３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定するが、このとき、メモリマスタ１が次アドレス確定信号を出力しており、かつその次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致した場合は、ヒット予測部からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズせずに終了する。
【００６４】
そうではない場合で、メモリマスタ１がアドレス確定信号を出力しており、かつそのアドレス信号が示すバンクとページが、現在アクセスしているバンクとページに、バンクのみ一致し、ページは不一致であった場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズして終了する。
【００６５】
例えば、現在メモリマスタ１がアクセス中でその最後のアドレスがバンク０、ページ０であった場合に、メモリマスタ１が次アドレス確定信号をアサートしており、メモリマスタ１の次アドレス信号が示すバンクが０、ページが０であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１のアクセス終了時にバンク０をクローズせずに終了する。
【００６６】
メモリマスタ１は次にバンク０、ページ０に対してアクセスするが、バンク０はページ０で既にオープンされているため、メモリマスタ１は前のアクセス終了後直ぐに次ぎのアクセスを開始することができる。
【００６７】
メモリマスタ１のアクセス終了時にバンク０がクローズされていたとすると、バンク０をアクティブにしてからメモリアクセスを開始しなければならず、次のメモリアクセス開始までに時間がかかることになる。
【００６８】
また、メモリマスタ１の次アドレス信号が示すバンクが０、ページが１であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１のアクセス終了時にバンク０をクローズして終了する。
【００６９】
メモリマスタ１は次にメモリのバンク０に対してアクセスを行うが、バンク０はクローズされているため、メモリマスタの前のアクセス終了後、バンク０をすぐにアクティブにして、アクティブ終了後、メモリにアクセスことができる。
【００７０】
メモリマスタ１の前のアクセス終了時にバンク０をクローズしていないとすると、メモリマスタ１の前のアクセス終了後、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【００７１】
図４は本発明の請求項７に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００７２】
メモリマスタ１−１〜１−４の各々は、アービタ部２に対し、メモリ使用権を要求するリクエスト信号、アドレス信号、アクセスの種類を示すリードライト信号、何ワードアクセスするかを示すワード長信号、ライトデータ信号、データマスク信号を出力し、アービタ部２からは、メモリ使用権を取得したことを示すアクノリッジ信号、リードデータ信号を受け取る。
【００７３】
アービタ部２はメモリ制御部３に対し、複数のメモリマスタ１−１〜１−４から選択したリクエスト信号、アドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を出力し、メモリ制御部３からは、アクノリッジ信号、リードデータ信号を受け取る。
【００７４】
メモリ制御部３は、メモリの制御信号、ＳＤＲＡＭの場合には、クロック信号（ＣＬＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳ）、ローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）、アドレス信号（Ａ）、バンクアドレス信号（ＢＡ）、データ入出力信号（ＤＱ）、データマスク信号（ＤＱＭ）を出力する。
【００７５】
ヒット予測部４は、メモリ制御部３に対し、ヒット予測結果を出力する。ヒット予測結果は、接続されている全てのメモリの合計バンク数と同じ本数である。
【００７６】
例えば、１個あたり４バンクからなるメモリ５、６が接続されている場合には、システム全体では８個のバンクが存在するため、ヒット予測結果は８本となる。
【００７７】
メモリマスタ１−１〜１−４の各々は、メモリにアクセスしたい場合には、リクエスト信号をアサートし、同時にアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を確定する。
【００７８】
アービタ部２は、一つのメモリマスタしかリクエスト信号をアサートしていなければ、そのメモリマスタからのアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号をメモリ制御部に出力し、メモリ制御部からのアクノリッジ信号、リードデータ信号を、そのメモリマスタに返す。
【００７９】
複数のメモリマスタがリクエスト信号をアサートしていた場合には、そのうち一つのメモリマスタを選択し、そのメモリマスタからのアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号をメモリ制御部３に出力し、メモリ制御部３からのアクノリッジ信号、リードデータ信号を、そのメモリマスタに返す。
【００８０】
複数のメモリマスタから一つのメモリマスタを選択する方法としては、予め決められた優先順位に従って選択する方法や、ラウンドロビンにより最後のアクセスから最も遠ざかっているものを選択する方法などがある。
【００８１】
メモリ制御部３は、アービタ部２からのリクエスト信号がアサートされたら、アドレス信号、リードライト信号、ワード長信号を受け取り、リードライト信号がライトアクセスを示していた場合には、ライトアクセスを、リードアクセスを示していた場合にはリードアクセスを行うべく、メモリの制御信号を生成する。
【００８２】
ライトアクセスの場合は、ライトデータ信号、データマスク信号も受け取り、リードアクセスの場合は、メモリから返ってきたリードデータをリードデータ信号を介してアービタ部２に返す。
【００８３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部からのヒット予測結果を参照して決定する。
【００８４】
最後のデータとは、例えば、ワード長信号が４ワードアクセスすることを示していた場合には、４ワード目のデータのことである。
【００８５】
ヒット予測部４からのヒット予測結果はメモリの各バンク毎に個別の結果が出力されているが、メモリ制御部３は、最後のデータを格納するバンクに対応したヒット予測結果を参照する。
【００８６】
また、メモリ制御部３は、最後のデータだけでなく、次のデータが現在アクセスしているデータとは異なるバンクに格納されている場合にも、ヒット予測部４からのヒット予測結果を参照して、現在アクセスしているバンクをクローズするかクローズしないかを決定する。
【００８７】
図５は本発明の請求項８、９、１０、１１に対応したメモリアクセス制御装置と複数のメモリからなるシステムのブロック図である。
【００８８】
ヒット予測部４は、メモリ制御部３から、ヒット信号、ミスヒット信号を受け取る。ヒット結果とミスヒット結果はそれぞれメモリの総バンク数と同じ本数である。
【００８９】
メモリ制御部３は、各バンクについて、アクセスを開始するときにそのアドレスが、前回アクセスしたページと同じページを示していた場合に、対応するバンクのヒット信号をアサートする。
【００９０】
また、アクセスを開始するときにそのアドレスが、前回アクセスしたページとは異なるページを示していた場合に、対応するバンクのミスヒット信号をアサートする。
【００９１】
アクセスを開始するときとは、アービタ部２からリクエストがアサートされてから最初のアクセスを開始する時だけでなく、ワード長信号が示すワード長分のアクセスを終了するまでに、現在アクセスしたデータと次にアクセスするデータとが異なるバンクに格納されていた場合に、次のアクセスを開始する時も含まれる。
【００９２】
メモリ制御部３は、ヒット信号、ミスヒット信号を生成するために、各バンクについて、最後にアクセスしたページを記憶しておく必要がある。
【００９３】
本発明の請求項８に対応したヒット予測部４の動作は、本発明の請求項２に対応したヒット予測部４の動作に準ずる。同様に、本発明の請求項９、１０、１１に対応したヒット予測部４の動作は、それぞれ本発明の請求項３、４、５に対応したヒット予測部４の動作に準ずる。
【００９４】
図６は本発明の請求項１２に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００９５】
請求項７対応の実施例に加えて、各メモリマスタは、アービタ部２とメモリ制御部３に対し、次にアクセス要求を行う際のアドレスを示す次アドレス信号とそのアドレス信号が確定したことを示す次アドレス確定信号を出力する。
【００９６】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定するが、このとき、次アドレス確定信号を出力しているメモリマスタが一つ以上あり、かつその次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致するメモリマスタが存在した場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズせずに終了するとともに、アービタ部２は次にメモリにアクセスするメモリマスタを選択する際に、その次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致するメモリマスタを選択する。
【００９７】
そうではない場合で、アドレス確定信号を出力しているメモリマスタが一つ以上あり、かつそのアドレス信号が示すバンクとページが、現在アクセスしているバンクとページに、バンクのみ一致し、ページは不一致であるメモリマスタが存在した場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズして終了する。
【００９８】
例えば、メモリマスタをメモリマスタ１−１、１−２、１−３の三つとし、現在メモリマスタ１−１がアクセス中でその最後のアドレスがバンク０、ページ０であった場合に、メモリマスタ１−２および１−３が次アドレス確定信号をアサートしており、メモリマスタ１−２の次アドレス信号が示すバンクが０、ページが０、メモリマスタ１−３の次アドレス信号が示すバンクが０、ページが１であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１−１のアクセス終了時にバンク０をクローズせずに終了し、アービタ部はメモリマスタ１−１の次にメモリマスタ１−２を選択する。
【００９９】
メモリマスタ１−２はバンク０、ページ０に対してアクセスするが、バンク０はページ０で既にオープンされているため、メモリマスタ１−１のアクセス終了後すぐにメモリマスタ１−２はアクセスを開始することができる。
【０１００】
メモリマスタ１−１のアクセス終了時にバンク０がクローズされていたとすると、バンク０をアクティブにしてからメモリアクセスを開始しなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０１】
また、メモリマスタ１−１の次にメモリマスタ１−３を選択したとすると、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０２】
また、メモリマスタ１−２の次アドレス信号が示すバンクが０、ページが１、メモリマスタ１−３の次アドレス信号が示すバンクが０、ページが２であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１−１のアクセス終了時にバンク０をクローズして終了する。
【０１０３】
メモリマスタ１−１の次にメモリマスタ１−２が選択されてもメモリマスタ１−３が選択されてもメモリのバンク０に対してアクセスを行うが、バンク０はクローズされているため、メモリマスタ１−１のアクセス終了後、バンク０をすぐにアクティブにして、アクティブ終了後、メモリにアクセスことができる。
【０１０４】
メモリマスタ１−１のアクセス終了時にバンク０をクローズしていないとすると、メモリマスタ１−１のアクセス終了後、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０５】
次ぎにヒット予測部４の具体的な構成例とその動作を説明する。図７は、前記請求項５、１１に対応したヒット予測部４の１バンク分の構成を示したブロック図である。
【０１０６】
尚、ヒット予測部４は図７のブロックをバンク数分備えているが図示してないがこの他に、ｊ−１、ｋ−１、ｍの設定指示（或いはｊ、ｋ、ｍの設定指示）を受け、これらの設定値を保持する手段も備えている。
【０１０７】
図７を参照し、ヒット信号・ミスヒット信号入力部４１は、ヒット信号かミスヒット信号が入力されると、結果保持用シフトレジスタ４２を１ビットシフトするとともに、このシフトレジスタのビット０には、ヒット信号が入力された場合はヒットを表す符号１を、ミスヒット信号が入力された場合はミスヒットを表す符号０を入力する。
【０１０８】
判定部４３は、前記保持手段のｋ−１の値を受け、結果保持用シフトレジスタ４２のビット０からｋ−１までの全ビットが０であれば、１をそうでなければ０を出力する。
【０１０９】
判定部４４は、前記保持手段のｊ−１の値を受け、結果保持用シフトレジスタ４２のビット０からｊ−１までの全ビットが１であれば、１をそうでなければ０を出力する。
【０１１０】
判定部４５は、前記保持手段のｍの値を受けており、結果保持用シフトレジスタ４２のビット０からビットｎ−１をすべて加算し、結果がｍ以上であれば１をそうでなければ０を出力する。
【０１１１】
判定結果出力部４６は、判定部４３の結果が１であればミスヒット信号を示す符号０を、判定部４３の結果が０で、判定部４４の結果が１であればヒット信号を示す符号１を、判定部４３および４４の結果が共に０で、判定部４５の結果が１であればヒット信号を示す符号１を、判定部４３、４４、及び４５の結果が全て０であればミスヒット信号を示す符号０を出力する。
【０１１２】
前記した様にシステム全体で８個のバンクが存在するのであれば、ヒット予測部４はこの様な回路を８組有している。
【０１１３】
前記請求項２、８に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、ｎビットの結果保持用シフトレジスタ４２、判定部４５の構成であり、判定部４５の出力をヒット予測結果とする。
【０１１４】
前記請求項３、９に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、最大ｎビットの結果保持用シフトレジスタ４２、判定部４４の構成であり、判定部４４の出力をヒット予測結果とする。
【０１１５】
前記請求項４、１０に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、最大ｎビットの結果保持用シフトレジスタ４２、判定部４３の構成であり、判定部４３の出力をミスヒット予測結果とする。
【０１１６】
次ぎにメモリ制御部３がヒット予測部４の予測に基づいてメモリへの信号を制御するタイミング例を図８〜図１０のタイムチャートを用い説明する。
【０１１７】
メモリにＳＤＲＡＭを使用した場合で、リードアクセスを行った場合の例である。
【０１１８】
図８はリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがヒットした場合のタイムチャートである。信号名の先頭の＃はアクティブＬＯＷの信号を表す。
【０１１９】
▲１▼のアクセス中に次ぎ（▲２▼）のアクセスのヒットを予測した場合、アクセス終了時にプリチャージを行わない。次のアクセスがページヒットし、Ａ０〜Ａ９の切り換えやＲＯＷアクティブコマンド（＃ＲＡＳをＬＯＷ）発行が不要の為、次のアクセスが早く行われる。
【０１２０】
図９はリードアクセス中に次アクセスのヒットを予測し、そのアクセスがミスヒットした場合のタイムチャートである。
【０１２１】
ヒットを予測した場合、アクセス終了時にプリチャージを行わない。次のアクセスがミスヒットした場合は、プリチャージコマンド（＃ＲＡＳと＃ＷＥを同時にＬＯＷ）を発行してから、Ａ０〜Ａ９を次ぎのＲＯＷアドレスに切り換えてＲＯＷアクティブコマンド（＃ＲＡＳをＬＯＷ）を発行する必要があるため次のアクセスが遅く行われる。
【０１２２】
図１０はリードアクセス中にミスヒットを予測した場合のタイムチャートである。ミスヒット予測であるのでアクセス終了時にＡ１０をイネーブルにしてオートプリチャージを行う。
【０１２３】
又は、アクセス終了後にプリチャージコマンド（＃ＲＡＳと＃ＷＥを同時にＬＯＷ。図中の点線部）を発行してもよい。
【０１２４】
この場合は、続くアクセス▲２▼がページヒットであってもミスヒットであっても▲２▼の結果データ確定タイミングは変わらない。
【０１２５】
ヒット予測してミスヒットした場合に較べ、アクセス時間が２／３以下に短縮される。
【０１２６】
【発明の効果】
以上説明した様に本発明によれば、次に同じバンクをアクセスする時にページヒットすると予測した場合はオープンページポリシーでアクセスし、ミスヒットすると予測した場合にはクローズドページポリシーでアクセスしているので、予測が完全に的中すれば、理論限界の性能が達成できる。
【０１２７】
又、完全には的中しなくても、的中率が５０％より大きければ、ページヒットが減る回数よりも、ミスヒットが減る回数が多くなるため、メモリアクセス効率が向上する。
【０１２８】
又、アクセスを行った時点で、次のアクセスがページヒットするかどうかを予測して、アクセスしたバンクをクローズするかオープンしたままにするかを決めているため、ミスヒットするアクセスが短い間隔で連続した場合でもアクセス効率を向上できる。
【図面の簡単な説明】
【図１】本発明の請求項１に対応したシステムのブロック図
【図２】本発明の請求項２、３、４、５に対応したシステムのブロック図
【図３】本発明の請求項６に対応したシステムのブロック図
【図４】本発明の請求項７に対応したシステムのブロック図
【図５】本発明の請求項８、９、１０、１１に対応したシステムのブロック図
【図６】本発明の請求項１２に対応したシステムのブロック図
【図７】本発明の請求項５、１１に対応したヒット予測部４の１バンク分の構成を示したブロック図。
【図８】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがヒットした場合のタイムチャート。
【図９】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがミスヒットした場合のタイムチャート。
【図１０】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのミスヒット予測をした場合のタイムチャート。
【符号の説明】
１、１−１〜１−４ メモリマスタ
２ アービタ部
３ メモリ制御部
４ ヒット予測部
４１ ヒット信号・ミスヒット信号入力部
４２ 結果保持用シフトレジスタ
４３、４４、４５ 判定部
４６ 判定結果出力部
５、６ メモリ
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）やＤＤＲ（ダブルデータレート）−ＳＤＲＡＭ等のＤＲＡＭを対象としたメモリアクセス制御装置に関し、特にページヒットするかどうかを予測することによりアクセス性能を高めることができるメモリアクセス制御装置に関する。
【０００２】
【従来の技術】
従来のメモリアクセス制御方式は、ＤＲＡＭへのアクセスが完了した時にアクセスしたバンクをプリチャージせずに終了するオープンページポリシーか、プリチャージしてから終了するクローズドページポリシーの何れかであった。
【０００３】
バンクがプリチャージされていてクローズされた状態であれば、そのバンクへの次のアクセスはアドレスによらず常に一定の速度でアクセスできるが、プリチャージされておらずオープンされている状態の場合に、そのバンクがオープンしているページと同一のページにアクセスするならば、そのページをオープンする必要がないため、バンクがクローズされている場合よりも速いが、そのバンクがオープンしているページとは違うページにアクセスするならば、そのバンクをプリチャージしてからアクセスしようとするページをオープンしなければならないため、バンクがクローズされている場合よりも遅くなる。
【０００４】
尚、同一のページにアクセスすることをページヒットと呼び、違うページにアクセスすることをミスヒットと呼ぶ。
【０００５】
オープンページポリシーの従来技術には、バンクへのページヒットアクセスの回数により、バンクをクローズするタイミングを変更することによって、アクセス効率の向上を図っているメモリ制御装置がある（特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−１６６９８５号公報（第１頁、図１）
【０００７】
【発明が解決しようとする課題】
クローズドページポリシーはページヒットの確率が低いときには性能が高くなり、オープンページポリシーはページヒットの確率が高いときには性能が高くなるが、何れの方式でもアクセス性能が理論限界にまでは達することはできないという欠点が有る。
【０００８】
上記オープンページポリシーをベースとし、バンクへのページヒットアクセスの回数により、バンククローズするタイミングを変更するメモリ制御装置では、アクセスを行った後はバンクをクローズする最短のタイミングまでは必ずバンクをオープンにしたままであるため、ミスヒットするアクセスが短い間隔で連続して行われた場合には、アクセス効率は向上しないという欠点を有している。
【０００９】
また、バンクをクローズする最短のタイミングをアクセスの間隔よりも短く設定した場合には、クローズドページポリシーと同等になってしまうため、ページヒットが多い場合にはアクセス効率が向上しないという欠点を有している。
【００１０】
本発明の目的は、次のアクセスがページヒットするかどうかを予測することにより、メモリアクセス効率を向上させるメモリアクセス制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１のメモリアクセス制御装置は、メモリへのアクセスを要求するメモリマスタと、メモリマスタから出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１２】
本発明の第２のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１３】
本発明の第３のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１４】
本発明の第４のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする。
【００１５】
本発明の第５のメモリアクセス制御装置は、前記第１のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１６】
本発明の第６のメモリアクセス制御装置は、前記第１乃至第５の何れかのメモリアクセス制御装置に於いて、メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をメモリ制御部に通知し、メモリ制御部は、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページと同じである場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページとは異なる場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１７】
本発明の第７のメモリアクセス制御装置は、メモリへのアクセスを要求する複数のメモリマスタと、メモリマスタからのメモリアクセス要求を調停し、何れかのメモリマスタからのアクセス情報を選択して出力するアービタ部と、アービタ部から出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする。
【００１８】
本発明の第８のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回（ｍ≦ｎ：自然数）以上であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００１９】
本発明の第９のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００２０】
本発明の第１０のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする。
【００２１】
本発明の第１１のメモリアクセス制御装置は、前記第７のメモリアクセス制御装置に於いて、前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする。
【００２２】
本発明の第１２のメモリアクセス制御装置は、前記第７乃至第１１の何れかのメモリアクセス制御装置に於いて、各メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をアービタ部およびメモリ制御部に通知し、メモリ制御部は、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページと同じページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページとは異なるページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了し、アービタ部は、現在アクセス中のバンクおよびページと同じバンクおよびページを次にアクセスするメモリマスタが存在した場合はそのメモリマスタを優先して選択することを特徴とする。
【００２３】
【作用】
本発明では、次に同じバンクをアクセスする時にページヒットすると予測した場合はオープンページポリシーでアクセスし、ミスヒットすると予測した場合にはクローズドページポリシーでアクセスする。
【００２４】
予測の的中率が５０％より大きければ、ページヒットが減る回数よりも、ミスヒットが減る回数が多くなる。
【００２５】
また、アクセスを行った時点で、次のアクセスがページヒットするかどうかを予測して、アクセスしたバンクをクローズするかオープンしたままにするかを決めている。ページミスが短い間隔で連続した場合にはミスしたことが速やかに予測に反映される。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の請求項１に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００２７】
メモリマスタ１は、メモリ制御部３に対し、メモリ使用権を要求するリクエスト信号、アドレス信号、アクセスの種類を示すリードライト信号、何ワードアクセスするかを示すワード長信号、ライトデータ信号、データマスク信号を出力し、メモリ制御部３からは、メモリ使用権を取得したことを示すアクノリッジ信号、リードデータ信号を受け取る。
【００２８】
メモリ制御部３は、メモリの制御信号、ＳＤＲＡＭの場合には、クロック信号（ＣＬＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳ）、ローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）、アドレス信号（Ａ）、バンクアドレス信号（ＢＡ）、データ入出力信号（ＤＱ）、データマスク信号（ＤＱＭ）を出力する。
【００２９】
ヒット予測部４は、メモリ制御部３に対し、ヒット予測結果を出力する。ヒット予測結果は、接続されている全てのメモリの合計バンク数と同じ本数である。例えば、１個あたり４バンクからなるメモリ５と６が２つ接続されている場合には、システム全体では８個のバンクが存在するため、ヒット予測結果は８本となる。
【００３０】
メモリマスタ１は、メモリにアクセスしたい場合には、リクエスト信号をアサートし、同時にアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を確定する。
【００３１】
メモリ制御部３は、メモリマスタ１からのリクエスト信号がアサートされたら、アドレス信号、リードライト信号、ワード長信号を受け取り、リードライト信号がライトアクセスを示していた場合には、ライトアクセスを、リードアクセスを示していた場合にはリードアクセスを行うべく、メモリの制御信号を生成する。
【００３２】
ライトアクセスの場合は、ライトデータ信号、データマスク信号も受け取り、リードアクセスの場合は、メモリから返ってきたリードデータをリードデータ信号を介してメモリマスタ１に返す。
【００３３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定する。
【００３４】
最後のデータとは、例えば、ワード長信号が４ワードアクセスすることを示していた場合には、４ワード目のデータのことである。
【００３５】
ヒット予測部４からのヒット予測結果はメモリ５、６の各バンク毎に個別の結果が出力されているが、メモリ制御部３は、最後のデータを格納するバンクに対応したヒット予測結果を参照する。
【００３６】
また、メモリ制御部３は、最後のデータだけでなく、次のデータが現在アクセスしているデータとは異なるバンクに格納されている場合にも、ヒット予測部４からのヒット予測結果を参照して、現在アクセスしているバンクをクローズするかクローズしないかを決定する。
【００３７】
図２は本発明の請求項２、３、４、５に対応したメモリアクセス制御部３と複数のメモリ５、６からなるシステムのブロック図である。
【００３８】
ヒット予測部４は、メモリ制御部３から、ヒット信号、ミスヒット信号を受け取る。ヒット結果とミスヒット結果はそれぞれメモリの総バンク数と同じ本数である。
【００３９】
メモリ制御部３は、各バンクについて、最後にアクセスしたページアドレスを記憶しており、次ぎにアクセスを開始するときにそのアドレスが、前回アクセスしたページと同じページを示していた場合に、対応するバンクのヒット信号をアサートする。
【００４０】
また、アクセスを開始するときにそのアドレスが、前回アクセスしたページとは異なるページを示していた場合に、対応するバンクのミスヒット信号をアサートする。
【００４１】
アクセスを開始するときとは、メモリマスタからリクエストがアサートされてから最初のアクセスを開始する時だけでなく、ワード長信号が示すワード長分のアクセスを終了するまでに、現在アクセスしたデータと次にアクセスするデータとが異なるバンクに格納されていた場合に、次のアクセスを開始する時も含まれる。
【００４２】
次に、本発明の請求項２に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｎ回分（ｎ：自然数）だけ記憶しておく。
【００４３】
各バンク毎にヒット信号がアサートされた回数がｍ回以上（ｍ≦ｎ：自然数）かどうかを判定し、ｍ回以上だったら対応するヒット予測結果にページヒットするという情報を出力し、ｍ回未満であればミスヒットするという情報を出力する。
【００４４】
例えば、ｎを８とした場合、あるバンクのヒット信号およびミスヒット信号が、ヒット、ヒット、ミスヒット、ヒット、ヒット、ミスヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近８回でヒット信号がアサートされた回数は５回であるので、ｍが５以下であれば、そのバンクのヒット予測結果はページヒットとなり、ｍが６以上であれば、そのバンクのヒット予測結果はミスヒットとなる。
【００４５】
また、この後、ミスヒット信号がアサートされると、最近８回でのヒット信号のアサート回数は４回となり、ミスヒット信号ではなく、ヒット信号がアサートされた場合は５回で変わらない。尚、ｎはシステム設計時に決定されるがｍは設定により可変である。
【００４６】
次に、本発明の請求項３に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｊ回分（ｊ：自然数）だけ記憶しておく。
【００４７】
各バンク毎に最近ｊ回のヒット信号またはミスヒット信号のアサート結果が全てヒット信号であったかどうかを判定し、そうであれば対応するヒット予測結果にページヒットするという情報を出力し、そうでなければミスヒットするという情報を出力する。
【００４８】
例えば、ｊを４とした場合、あるバンクのヒット信号およびミスヒット信号が、ミスヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ヒットの順番でアサートされたとしたら、最近４回は全てヒット信号がアサートされているので、そのバンクのヒット予測結果はページヒットとなる。
【００４９】
また、この後、ミスヒット信号がアサートされると、最近４回でのヒット信号のアサート回数は３回となり、ヒット予測結果はミスヒットとなる。ミスヒット信号ではなく、ヒット信号がアサートされた場合のヒット予測結果はページヒットで変わらない。尚、ｊは設定により可変である。
次に、本発明の請求項４に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｋ回分（ｋ：自然数）だけ記憶しておく。
【００５０】
各バンク毎に最近ｋ回のヒット信号またはミスヒット信号のアサート結果が全てミスヒット信号であったかどうかを判定し、そうであれば対応するヒット予測結果にミスヒットするという情報を出力し、そうでなければページヒットするという情報を出力する。
【００５１】
例えば、ｋを４とした場合、あるバンクのヒット信号およびミスヒット信号が、ミスヒット、ヒット、ミスヒット、ヒット、ミスヒット、ミスヒット、ミスヒット、ミスヒットの順番でアサートされたとしたら、最近４回は全てミスヒット信号がアサートされているので、そのバンクのヒット予測結果はミスヒットとなる。
【００５２】
また、この後、ヒット信号がアサートされると、最近４回でのミスヒット信号のアサート回数は３回となり、ヒット予測結果はページヒットとなる。ヒット信号ではなく、ミスヒット信号がアサートされた場合のヒット予測結果はミスヒットで変わらない。尚、ｋは設定により可変である。
【００５３】
次に、本発明の請求項５に対応したヒット予測部４の動作について説明する。ヒット予測部４は、メモリ制御部３からのヒット信号またはミスヒット信号がアサートされる度に、その結果を各バンク毎に最近ｎ回分（ｎ：自然数）だけ記憶しておく。
【００５４】
各バンク毎に、まず最近のｋ回の結果が全てミスヒットであったかどうかを判定し、そうであればヒット予測結果をミスヒットとする（ｋ≦ｎ：自然数）。
【００５５】
そうでなければ、次に最近のｊ回の結果が全てヒットであったかどうかを判定し、そうであればヒット予測結果をページヒットとする（ｊ≦ｎ：自然数）。
【００５６】
そうでなければ、次に最近ｎ回の結果について、ヒット信号がアサートされた回数がｍ回以上（ｍ≦ｎ：自然数）かどうかを判定し、ｍ回以上だったら対応するヒット予測結果にページヒットするという情報を出力し、そうでなければミスヒットするという情報を出力する。
【００５７】
例えば、ｎを８、ｋを４、ｊを４、ｍを５とした場合、あるバンクのヒット信号およびミスヒット信号が、ヒット、ヒット、ミスヒット、ヒット、ミスヒット、ミスヒット、ミスヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットであるので、ヒット予測結果はミスヒットとなる。
【００５８】
また、ヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットであるので、ヒット予測結果はページヒットとなる。
【００５９】
また、ヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットでもないが、最近８回の結果中でヒットが５回あるので、ヒット予測結果はページヒットとなる。
【００６０】
また、ミスヒット、ヒット、ミスヒット、ミスヒット、ヒット、ヒット、ヒット、ミスヒットの順番でアサートされたとしたら、最近４回の結果は全てミスヒットではなく、全てヒットでもなく、最近８回の結果中でヒットは４回しかないので、ヒット予測結果はミスヒットとなる。
【００６１】
尚、ｎはシステム設計時に決定されるが、ｍ、ｊ、ｋは設定により可変である。
【００６２】
図３は本発明の請求項６に対応したメモリアクセス制御装置３と、複数のメモリからなるシステムのブロック図である。請求項１対応の実施例に加えて、メモリマスタ１は、メモリ制御部３に対し、次にアクセス要求を行う際のアドレスを示す次アドレス信号とそのアドレス信号が確定したことを示す次アドレス確定信号を出力する。
【００６３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定するが、このとき、メモリマスタ１が次アドレス確定信号を出力しており、かつその次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致した場合は、ヒット予測部からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズせずに終了する。
【００６４】
そうではない場合で、メモリマスタ１がアドレス確定信号を出力しており、かつそのアドレス信号が示すバンクとページが、現在アクセスしているバンクとページに、バンクのみ一致し、ページは不一致であった場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズして終了する。
【００６５】
例えば、現在メモリマスタ１がアクセス中でその最後のアドレスがバンク０、ページ０であった場合に、メモリマスタ１が次アドレス確定信号をアサートしており、メモリマスタ１の次アドレス信号が示すバンクが０、ページが０であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１のアクセス終了時にバンク０をクローズせずに終了する。
【００６６】
メモリマスタ１は次にバンク０、ページ０に対してアクセスするが、バンク０はページ０で既にオープンされているため、メモリマスタ１は前のアクセス終了後直ぐに次ぎのアクセスを開始することができる。
【００６７】
メモリマスタ１のアクセス終了時にバンク０がクローズされていたとすると、バンク０をアクティブにしてからメモリアクセスを開始しなければならず、次のメモリアクセス開始までに時間がかかることになる。
【００６８】
また、メモリマスタ１の次アドレス信号が示すバンクが０、ページが１であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１のアクセス終了時にバンク０をクローズして終了する。
【００６９】
メモリマスタ１は次にメモリのバンク０に対してアクセスを行うが、バンク０はクローズされているため、メモリマスタの前のアクセス終了後、バンク０をすぐにアクティブにして、アクティブ終了後、メモリにアクセスことができる。
【００７０】
メモリマスタ１の前のアクセス終了時にバンク０をクローズしていないとすると、メモリマスタ１の前のアクセス終了後、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【００７１】
図４は本発明の請求項７に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００７２】
メモリマスタ１−１〜１−４の各々は、アービタ部２に対し、メモリ使用権を要求するリクエスト信号、アドレス信号、アクセスの種類を示すリードライト信号、何ワードアクセスするかを示すワード長信号、ライトデータ信号、データマスク信号を出力し、アービタ部２からは、メモリ使用権を取得したことを示すアクノリッジ信号、リードデータ信号を受け取る。
【００７３】
アービタ部２はメモリ制御部３に対し、複数のメモリマスタ１−１〜１−４から選択したリクエスト信号、アドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を出力し、メモリ制御部３からは、アクノリッジ信号、リードデータ信号を受け取る。
【００７４】
メモリ制御部３は、メモリの制御信号、ＳＤＲＡＭの場合には、クロック信号（ＣＬＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳ）、ローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）、アドレス信号（Ａ）、バンクアドレス信号（ＢＡ）、データ入出力信号（ＤＱ）、データマスク信号（ＤＱＭ）を出力する。
【００７５】
ヒット予測部４は、メモリ制御部３に対し、ヒット予測結果を出力する。ヒット予測結果は、接続されている全てのメモリの合計バンク数と同じ本数である。
【００７６】
例えば、１個あたり４バンクからなるメモリ５、６が接続されている場合には、システム全体では８個のバンクが存在するため、ヒット予測結果は８本となる。
【００７７】
メモリマスタ１−１〜１−４の各々は、メモリにアクセスしたい場合には、リクエスト信号をアサートし、同時にアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号を確定する。
【００７８】
アービタ部２は、一つのメモリマスタしかリクエスト信号をアサートしていなければ、そのメモリマスタからのアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号をメモリ制御部に出力し、メモリ制御部からのアクノリッジ信号、リードデータ信号を、そのメモリマスタに返す。
【００７９】
複数のメモリマスタがリクエスト信号をアサートしていた場合には、そのうち一つのメモリマスタを選択し、そのメモリマスタからのアドレス信号、リードライト信号、ワード長信号、ライトデータ信号、データマスク信号をメモリ制御部３に出力し、メモリ制御部３からのアクノリッジ信号、リードデータ信号を、そのメモリマスタに返す。
【００８０】
複数のメモリマスタから一つのメモリマスタを選択する方法としては、予め決められた優先順位に従って選択する方法や、ラウンドロビンにより最後のアクセスから最も遠ざかっているものを選択する方法などがある。
【００８１】
メモリ制御部３は、アービタ部２からのリクエスト信号がアサートされたら、アドレス信号、リードライト信号、ワード長信号を受け取り、リードライト信号がライトアクセスを示していた場合には、ライトアクセスを、リードアクセスを示していた場合にはリードアクセスを行うべく、メモリの制御信号を生成する。
【００８２】
ライトアクセスの場合は、ライトデータ信号、データマスク信号も受け取り、リードアクセスの場合は、メモリから返ってきたリードデータをリードデータ信号を介してアービタ部２に返す。
【００８３】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部からのヒット予測結果を参照して決定する。
【００８４】
最後のデータとは、例えば、ワード長信号が４ワードアクセスすることを示していた場合には、４ワード目のデータのことである。
【００８５】
ヒット予測部４からのヒット予測結果はメモリの各バンク毎に個別の結果が出力されているが、メモリ制御部３は、最後のデータを格納するバンクに対応したヒット予測結果を参照する。
【００８６】
また、メモリ制御部３は、最後のデータだけでなく、次のデータが現在アクセスしているデータとは異なるバンクに格納されている場合にも、ヒット予測部４からのヒット予測結果を参照して、現在アクセスしているバンクをクローズするかクローズしないかを決定する。
【００８７】
図５は本発明の請求項８、９、１０、１１に対応したメモリアクセス制御装置と複数のメモリからなるシステムのブロック図である。
【００８８】
ヒット予測部４は、メモリ制御部３から、ヒット信号、ミスヒット信号を受け取る。ヒット結果とミスヒット結果はそれぞれメモリの総バンク数と同じ本数である。
【００８９】
メモリ制御部３は、各バンクについて、アクセスを開始するときにそのアドレスが、前回アクセスしたページと同じページを示していた場合に、対応するバンクのヒット信号をアサートする。
【００９０】
また、アクセスを開始するときにそのアドレスが、前回アクセスしたページとは異なるページを示していた場合に、対応するバンクのミスヒット信号をアサートする。
【００９１】
アクセスを開始するときとは、アービタ部２からリクエストがアサートされてから最初のアクセスを開始する時だけでなく、ワード長信号が示すワード長分のアクセスを終了するまでに、現在アクセスしたデータと次にアクセスするデータとが異なるバンクに格納されていた場合に、次のアクセスを開始する時も含まれる。
【００９２】
メモリ制御部３は、ヒット信号、ミスヒット信号を生成するために、各バンクについて、最後にアクセスしたページを記憶しておく必要がある。
【００９３】
本発明の請求項８に対応したヒット予測部４の動作は、本発明の請求項２に対応したヒット予測部４の動作に準ずる。同様に、本発明の請求項９、１０、１１に対応したヒット予測部４の動作は、それぞれ本発明の請求項３、４、５に対応したヒット予測部４の動作に準ずる。
【００９４】
図６は本発明の請求項１２に対応したメモリアクセス制御装置と、複数のメモリからなるシステムのブロック図である。
【００９５】
請求項７対応の実施例に加えて、各メモリマスタは、アービタ部２とメモリ制御部３に対し、次にアクセス要求を行う際のアドレスを示す次アドレス信号とそのアドレス信号が確定したことを示す次アドレス確定信号を出力する。
【００９６】
メモリ制御部３は、最後のデータをアクセスする際に、現在アクセスしているバンクをクローズするかクローズしないかを、ヒット予測部４からのヒット予測結果を参照して決定するが、このとき、次アドレス確定信号を出力しているメモリマスタが一つ以上あり、かつその次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致するメモリマスタが存在した場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズせずに終了するとともに、アービタ部２は次にメモリにアクセスするメモリマスタを選択する際に、その次アドレス信号が示すバンクとページが、現在アクセスしているバンクとページに両方一致するメモリマスタを選択する。
【００９７】
そうではない場合で、アドレス確定信号を出力しているメモリマスタが一つ以上あり、かつそのアドレス信号が示すバンクとページが、現在アクセスしているバンクとページに、バンクのみ一致し、ページは不一致であるメモリマスタが存在した場合は、ヒット予測部４からのヒット予測結果にかかわらず、現在アクセスしているバンクをクローズして終了する。
【００９８】
例えば、メモリマスタをメモリマスタ１−１、１−２、１−３の三つとし、現在メモリマスタ１−１がアクセス中でその最後のアドレスがバンク０、ページ０であった場合に、メモリマスタ１−２および１−３が次アドレス確定信号をアサートしており、メモリマスタ１−２の次アドレス信号が示すバンクが０、ページが０、メモリマスタ１−３の次アドレス信号が示すバンクが０、ページが１であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１−１のアクセス終了時にバンク０をクローズせずに終了し、アービタ部はメモリマスタ１−１の次にメモリマスタ１−２を選択する。
【００９９】
メモリマスタ１−２はバンク０、ページ０に対してアクセスするが、バンク０はページ０で既にオープンされているため、メモリマスタ１−１のアクセス終了後すぐにメモリマスタ１−２はアクセスを開始することができる。
【０１００】
メモリマスタ１−１のアクセス終了時にバンク０がクローズされていたとすると、バンク０をアクティブにしてからメモリアクセスを開始しなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０１】
また、メモリマスタ１−１の次にメモリマスタ１−３を選択したとすると、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０２】
また、メモリマスタ１−２の次アドレス信号が示すバンクが０、ページが１、メモリマスタ１−３の次アドレス信号が示すバンクが０、ページが２であった場合、メモリ制御部３はヒット予測部４からのヒット予測結果にかかわらず、メモリマスタ１−１のアクセス終了時にバンク０をクローズして終了する。
【０１０３】
メモリマスタ１−１の次にメモリマスタ１−２が選択されてもメモリマスタ１−３が選択されてもメモリのバンク０に対してアクセスを行うが、バンク０はクローズされているため、メモリマスタ１−１のアクセス終了後、バンク０をすぐにアクティブにして、アクティブ終了後、メモリにアクセスことができる。
【０１０４】
メモリマスタ１−１のアクセス終了時にバンク０をクローズしていないとすると、メモリマスタ１−１のアクセス終了後、バンク０をプリチャージしてから、バンク０をアクティブにしなければならず、次のメモリアクセス開始までに時間がかかることになる。
【０１０５】
次ぎにヒット予測部４の具体的な構成例とその動作を説明する。図７は、前記請求項５、１１に対応したヒット予測部４の１バンク分の構成を示したブロック図である。
【０１０６】
尚、ヒット予測部４は図７のブロックをバンク数分備えているが図示してないがこの他に、ｊ−１、ｋ−１、ｍの設定指示（或いはｊ、ｋ、ｍの設定指示）を受け、これらの設定値を保持する手段も備えている。
【０１０７】
図７を参照し、ヒット信号・ミスヒット信号入力部４１は、ヒット信号かミスヒット信号が入力されると、結果保持用シフトレジスタ４２を１ビットシフトするとともに、このシフトレジスタのビット０には、ヒット信号が入力された場合はヒットを表す符号１を、ミスヒット信号が入力された場合はミスヒットを表す符号０を入力する。
【０１０８】
判定部４３は、前記保持手段のｋ−１の値を受け、結果保持用シフトレジスタ４２のビット０からｋ−１までの全ビットが０であれば、１をそうでなければ０を出力する。
【０１０９】
判定部４４は、前記保持手段のｊ−１の値を受け、結果保持用シフトレジスタ４２のビット０からｊ−１までの全ビットが１であれば、１をそうでなければ０を出力する。
【０１１０】
判定部４５は、前記保持手段のｍの値を受けており、結果保持用シフトレジスタ４２のビット０からビットｎ−１をすべて加算し、結果がｍ以上であれば１をそうでなければ０を出力する。
【０１１１】
判定結果出力部４６は、判定部４３の結果が１であればミスヒット信号を示す符号０を、判定部４３の結果が０で、判定部４４の結果が１であればヒット信号を示す符号１を、判定部４３および４４の結果が共に０で、判定部４５の結果が１であればヒット信号を示す符号１を、判定部４３、４４、及び４５の結果が全て０であればミスヒット信号を示す符号０を出力する。
【０１１２】
前記した様にシステム全体で８個のバンクが存在するのであれば、ヒット予測部４はこの様な回路を８組有している。
【０１１３】
前記請求項２、８に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、ｎビットの結果保持用シフトレジスタ４２、判定部４５の構成であり、判定部４５の出力をヒット予測結果とする。
【０１１４】
前記請求項３、９に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、最大ｎビットの結果保持用シフトレジスタ４２、判定部４４の構成であり、判定部４４の出力をヒット予測結果とする。
【０１１５】
前記請求項４、１０に対応したヒット予測部４のバンク当たりの回路は、ヒット信号・ミスヒット信号入力部４１、最大ｎビットの結果保持用シフトレジスタ４２、判定部４３の構成であり、判定部４３の出力をミスヒット予測結果とする。
【０１１６】
次ぎにメモリ制御部３がヒット予測部４の予測に基づいてメモリへの信号を制御するタイミング例を図８〜図１０のタイムチャートを用い説明する。
【０１１７】
メモリにＳＤＲＡＭを使用した場合で、リードアクセスを行った場合の例である。
【０１１８】
図８はリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがヒットした場合のタイムチャートである。信号名の先頭の＃はアクティブＬＯＷの信号を表す。
【０１１９】
▲１▼のアクセス中に次ぎ（▲２▼）のアクセスのヒットを予測した場合、アクセス終了時にプリチャージを行わない。次のアクセスがページヒットし、Ａ０〜Ａ９の切り換えやＲＯＷアクティブコマンド（＃ＲＡＳをＬＯＷ）発行が不要の為、次のアクセスが早く行われる。
【０１２０】
図９はリードアクセス中に次アクセスのヒットを予測し、そのアクセスがミスヒットした場合のタイムチャートである。
【０１２１】
ヒットを予測した場合、アクセス終了時にプリチャージを行わない。次のアクセスがミスヒットした場合は、プリチャージコマンド（＃ＲＡＳと＃ＷＥを同時にＬＯＷ）を発行してから、Ａ０〜Ａ９を次ぎのＲＯＷアドレスに切り換えてＲＯＷアクティブコマンド（＃ＲＡＳをＬＯＷ）を発行する必要があるため次のアクセスが遅く行われる。
【０１２２】
図１０はリードアクセス中にミスヒットを予測した場合のタイムチャートである。ミスヒット予測であるのでアクセス終了時にＡ１０をイネーブルにしてオートプリチャージを行う。
【０１２３】
又は、アクセス終了後にプリチャージコマンド（＃ＲＡＳと＃ＷＥを同時にＬＯＷ。図中の点線部）を発行してもよい。
【０１２４】
この場合は、続くアクセス▲２▼がページヒットであってもミスヒットであっても▲２▼の結果データ確定タイミングは変わらない。
【０１２５】
ヒット予測してミスヒットした場合に較べ、アクセス時間が２／３以下に短縮される。
【０１２６】
【発明の効果】
以上説明した様に本発明によれば、次に同じバンクをアクセスする時にページヒットすると予測した場合はオープンページポリシーでアクセスし、ミスヒットすると予測した場合にはクローズドページポリシーでアクセスしているので、予測が完全に的中すれば、理論限界の性能が達成できる。
【０１２７】
又、完全には的中しなくても、的中率が５０％より大きければ、ページヒットが減る回数よりも、ミスヒットが減る回数が多くなるため、メモリアクセス効率が向上する。
【０１２８】
又、アクセスを行った時点で、次のアクセスがページヒットするかどうかを予測して、アクセスしたバンクをクローズするかオープンしたままにするかを決めているため、ミスヒットするアクセスが短い間隔で連続した場合でもアクセス効率を向上できる。
【図面の簡単な説明】
【図１】本発明の請求項１に対応したシステムのブロック図
【図２】本発明の請求項２、３、４、５に対応したシステムのブロック図
【図３】本発明の請求項６に対応したシステムのブロック図
【図４】本発明の請求項７に対応したシステムのブロック図
【図５】本発明の請求項８、９、１０、１１に対応したシステムのブロック図
【図６】本発明の請求項１２に対応したシステムのブロック図
【図７】本発明の請求項５、１１に対応したヒット予測部４の１バンク分の構成を示したブロック図。
【図８】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがヒットした場合のタイムチャート。
【図９】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのヒット予測をし、そのアクセスがミスヒットした場合のタイムチャート。
【図１０】本発明のメモリアクセス制御装置がリードアクセス中に次ぎのアクセスのミスヒット予測をした場合のタイムチャート。
【符号の説明】
１、１−１〜１−４ メモリマスタ
２ アービタ部
３ メモリ制御部
４ ヒット予測部
４１ ヒット信号・ミスヒット信号入力部
４２ 結果保持用シフトレジスタ
４３、４４、４５ 判定部
４６ 判定結果出力部
５、６ メモリ
Claims (12)
- メモリへのアクセスを要求するメモリマスタと、メモリマスタから出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とするメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項１記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項１記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする請求項１記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項１記載のメモリアクセス制御装置。
- メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をメモリ制御部に通知し、メモリ制御部は、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページと同じである場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、メモリマスタが次にアクセスするバンクが現在アクセス中のバンクと同じで、次にアクセスするページが現在アクセス中のページとは異なる場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とする請求項１乃至５の何れかに記載のメモリアクセス制御装置。
- メモリへのアクセスを要求する複数のメモリマスタと、メモリマスタからのメモリアクセス要求を調停し、何れかのメモリマスタからのアクセス情報を選択して出力するアービタ部と、アービタ部から出力されるアクセス情報を元にメモリの制御信号を生成するメモリ制御部と、メモリの各バンクへの次のアクセスが同一ページへのアクセスとなるかどうかを予測するヒット予測部からなり、前記メモリ制御部は、現在アクセスしているバンクについて、ヒット予測部が前記バンクへの次のアクセスが同一ページへのアクセスである、即ちページヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、ヒット予測部が前記バンクへの次のアクセスが異なるページへのアクセスである、即ちミスヒットすると予測した場合は、現在のアクセス終了時にアクセスしたバンクをクローズして終了することを特徴とするメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回（ｍ≦ｎ：自然数）以上であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項７記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｊ回分（ｊ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｊ回のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項７記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｋ回分（ｋ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｋ回のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうでない場合は当該バンクへの次のアクセスはページヒットすると予測することを特徴とする請求項７記載のメモリアクセス制御装置。
- 前記ヒット予測部が、メモリの各バンクについて最近ｎ回分（ｎ：自然数）のアクセスにおけるページヒット・ミスヒットの何れかの結果を記憶しておき、最近ｎ回のアクセスのうち最近のｋ回（ｋ≦ｎ：自然数）のアクセスが全てミスヒットであったら、当該バンクへの次のアクセスはミスヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうち最近のｊ回（ｊ≦ｎ：自然数）のアクセスが全てページヒットであったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合で最近ｎ回のアクセスのうちページヒットしたアクセスの回数がｍ回以上（ｍ≦ｎ：自然数）であったら、当該バンクへの次のアクセスはページヒットすると予測し、そうではない場合は当該バンクへの次のアクセスはミスヒットすると予測することを特徴とする請求項７記載のメモリアクセス制御装置。
- 各メモリマスタは次にアクセスするバンクおよびページが確定した段階でその情報をアービタ部およびメモリ制御部に通知し、メモリ制御部は、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページと同じページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズせずに終了し、そうではない場合で、現在アクセス中のバンクと同じバンクを次にアクセスし、現在アクセス中のページとは異なるページを次にアクセスするメモリマスタが存在した場合は、ヒット予測部からの予測結果にかかわらず、現在のアクセス終了時にアクセスしたバンクをクローズして終了し、アービタ部は、現在アクセス中のバンクおよびページと同じバンクおよびページを次にアクセスするメモリマスタが存在した場合はそのメモリマスタを優先して選択することを特徴とする請求項７乃至１１の何れかに記載のメモリアクセス制御装置。
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