JP2001166985A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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Abstract
(57)【要約】
【課題】 バンクヒットするアクセスとバンクミスする
アクセスが混在するようなシステムにおいてもメモリの
アクセス時における余分なプリチャージを減らすことが
でき、その結果システム性能の向上を図ることができる
メモリ制御装置を提供する。 【解決手段】 バンクを備えるＳＤＲＡＭ２と、バンク
がオープン状態となっている場合にバンクへのアクセス
のヒット数を計数するバンクヒットカウンタ４と、バン
クヒットカウンタ４の計数結果に応じてバンクをオープ
ン状態にする時間を可変するメモリコントローラ１及び
タイマー３を備える。
アクセスが混在するようなシステムにおいてもメモリの
アクセス時における余分なプリチャージを減らすことが
でき、その結果システム性能の向上を図ることができる
メモリ制御装置を提供する。 【解決手段】 バンクを備えるＳＤＲＡＭ２と、バンク
がオープン状態となっている場合にバンクへのアクセス
のヒット数を計数するバンクヒットカウンタ４と、バン
クヒットカウンタ４の計数結果に応じてバンクをオープ
ン状態にする時間を可変するメモリコントローラ１及び
タイマー３を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
係り、特に、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）を各
々が含む複数のシンクロナスＤＲＡＭバンクのアクセス
を制御するメモリ制御装置に関する。
係り、特に、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）を各
々が含む複数のシンクロナスＤＲＡＭバンクのアクセス
を制御するメモリ制御装置に関する。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲ
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
ＡＭとして、シンクロナスＤＲＡＭが注目されている。
シンクロナスＤＲＡＭは、外部クロックに同期した入出
力回路構成、コマンド形式のアクセス、バースト転送に
よる連続アクセス、２バンク構成などの特徴を持つ。
【０００３】このシンクロナスＤＲＡＭをコンピュータ
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
システムの主記憶として利用すれば、例えばＣＰＵとシ
ンクロナスＤＲＡＭのクロックの共通化によりアクセス
時のロスを少なくでき、またバースト転送を利用するこ
とによってＣＰＵをノーウエイトで動作させること等を
実現できる。
【０００４】シンクロナスＤＲＡＭへアクセスを行う場
合は、クロックイネーブルとなるＣＫＥ信号をアクティ
ブにした状態で、ＡＣＴ（バンク・アクティブ）コマン
ドにより、ローアドレスをシンクロナスＤＲＡＭに与え
た後、リード／ライトコマンドによりカラムアドレスを
シンクロナスＤＲＡＭに与える事でアクセスを行なう。
シンクロナスＳＤＲＡＭの上記コマンド受け取りは、そ
のシンクロナスＤＲＡＭに入力されたクロックＣＬＫに
同期して行われる。このようなシンクロナスＤＲＡＭを
コンピュータの主記憶として使用する場合には、その主
記憶は、１以上のシンクロナスＤＲＡＭを各々が含む複
数のシンクロナスＤＲＡＭバンクによって構成される。
合は、クロックイネーブルとなるＣＫＥ信号をアクティ
ブにした状態で、ＡＣＴ（バンク・アクティブ）コマン
ドにより、ローアドレスをシンクロナスＤＲＡＭに与え
た後、リード／ライトコマンドによりカラムアドレスを
シンクロナスＤＲＡＭに与える事でアクセスを行なう。
シンクロナスＳＤＲＡＭの上記コマンド受け取りは、そ
のシンクロナスＤＲＡＭに入力されたクロックＣＬＫに
同期して行われる。このようなシンクロナスＤＲＡＭを
コンピュータの主記憶として使用する場合には、その主
記憶は、１以上のシンクロナスＤＲＡＭを各々が含む複
数のシンクロナスＤＲＡＭバンクによって構成される。
【０００５】
【発明が解決しようとする課題】ところで、ＳＤＲＡＭ
をアクセスする場合において、シーケンシャルアクセス
かランダムアクセスかによってバンクをオープンにして
おく時間が変わってくる。シーケンシャルアクセス時は
バンクを長い時間オープンにしておいた方が、余分なプ
リチャージが発生せずに性能を向上させやすくなる、一
方、ランダムアクセスのようにバンクミスが多い場合は
バンクをすぐにクローズさせるために、プリチャージを
すぐにかけた方が性能を向上させやすい。
をアクセスする場合において、シーケンシャルアクセス
かランダムアクセスかによってバンクをオープンにして
おく時間が変わってくる。シーケンシャルアクセス時は
バンクを長い時間オープンにしておいた方が、余分なプ
リチャージが発生せずに性能を向上させやすくなる、一
方、ランダムアクセスのようにバンクミスが多い場合は
バンクをすぐにクローズさせるために、プリチャージを
すぐにかけた方が性能を向上させやすい。
【０００６】バンクヒットが多く発生するアクセスが頻
繁に行われるシステムや、バンクミスが多く発生するア
クセスが頻繁に行われるシステムのように、バンクヒッ
ト又はバンクミスの何れかが多く発生することが予想さ
れるシステムにおいては、予めプリチャージをかけるタ
イミングを設定することによりシステム性能の向上を図
ることができる。しかしながら、バンクヒットするアク
セスとバンクミスするアクセスが混在するようなシステ
ムの場合、バンクヒットのアクセスが多いか、バンクミ
スのアクセスが多いかを判断することができないためメ
モリ性能向上によるシステム全体の性能を向上すること
が困難であった。近年では、メモリアクセスの高速化が
重要な要因であり、システム全体の性能向上のために
は、メモリ性能の向上が必須となる。
繁に行われるシステムや、バンクミスが多く発生するア
クセスが頻繁に行われるシステムのように、バンクヒッ
ト又はバンクミスの何れかが多く発生することが予想さ
れるシステムにおいては、予めプリチャージをかけるタ
イミングを設定することによりシステム性能の向上を図
ることができる。しかしながら、バンクヒットするアク
セスとバンクミスするアクセスが混在するようなシステ
ムの場合、バンクヒットのアクセスが多いか、バンクミ
スのアクセスが多いかを判断することができないためメ
モリ性能向上によるシステム全体の性能を向上すること
が困難であった。近年では、メモリアクセスの高速化が
重要な要因であり、システム全体の性能向上のために
は、メモリ性能の向上が必須となる。
【０００７】本発明は、上記事情に鑑みてなされたもの
であり、バンクヒットするアクセスとバンクミスするア
クセスが混在するようなシステムにおいてもメモリのア
クセス時における余分なプリチャージを減らすことがで
き、その結果システム性能の向上を図ることができるメ
モリ制御装置を提供することを目的とする。
であり、バンクヒットするアクセスとバンクミスするア
クセスが混在するようなシステムにおいてもメモリのア
クセス時における余分なプリチャージを減らすことがで
き、その結果システム性能の向上を図ることができるメ
モリ制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、バンクを備えるメモリと、前記バンクが
オープン状態となっている場合に前記バンクへのアクセ
スのヒット数を計数する計数手段と、前記計数手段の計
数結果に応じて前記バンクをオープン状態にする時間を
可変する制御手段とを具備することを特徴としている。
ここで、前記メモリは複数のバンクを備え、前記計数手
段は前記バンク各々に対応して設けられ、前記制御手段
は、前記各計数手段の計数結果に応じて対応する前記バ
ンクをオープン状態にする時間を可変することを特徴と
している。また、前記メモリはシンクロナスＤＲＡＭで
あることを特徴としている。また、本発明は、ページを
備えるメモリと、前記ページがオープン状態となってい
る場合に前記バンクへのアクセスのヒット数を計数する
計数手段と、前記計数手段の計数結果に応じて前記ペー
ジをオープン状態にする時間を可変する制御手段とを具
備することを特徴としている。ここで、前記メモリは複
数のページを備え、前記計数手段は前記ページ各々に対
応して設けられ、前記制御手段は、前記各計数手段の計
数結果に応じて対応する前記ページをオープン状態にす
る時間を可変することを特徴としている。また、前記メ
モリはＤＲＡＭであることを特徴としている。
に、本発明は、バンクを備えるメモリと、前記バンクが
オープン状態となっている場合に前記バンクへのアクセ
スのヒット数を計数する計数手段と、前記計数手段の計
数結果に応じて前記バンクをオープン状態にする時間を
可変する制御手段とを具備することを特徴としている。
ここで、前記メモリは複数のバンクを備え、前記計数手
段は前記バンク各々に対応して設けられ、前記制御手段
は、前記各計数手段の計数結果に応じて対応する前記バ
ンクをオープン状態にする時間を可変することを特徴と
している。また、前記メモリはシンクロナスＤＲＡＭで
あることを特徴としている。また、本発明は、ページを
備えるメモリと、前記ページがオープン状態となってい
る場合に前記バンクへのアクセスのヒット数を計数する
計数手段と、前記計数手段の計数結果に応じて前記ペー
ジをオープン状態にする時間を可変する制御手段とを具
備することを特徴としている。ここで、前記メモリは複
数のページを備え、前記計数手段は前記ページ各々に対
応して設けられ、前記制御手段は、前記各計数手段の計
数結果に応じて対応する前記ページをオープン状態にす
る時間を可変することを特徴としている。また、前記メ
モリはＤＲＡＭであることを特徴としている。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態によるメモリ制御装置について詳細に説明する。 〔第１実施形態〕図１は、本発明の第１実施形態による
メモリ制御装置の概略構成を示す図である。図１におい
ては、理解を容易にするため、本発明に関する部分のみ
を図示してある。図１において、１はシステムバスに接
続されたメモリコントローラであり、ＣＰＵ（中央処理
装置）からのメモリアクセス要求に従って、ＳＤＲＡＭ
２のバンクのオープン及びクローズを制御するととも
に、データ書き込み又はデータ読み出しを制御する。本
実施形態において、ＳＤＲＡＭ２は単一のバンクからな
るものである。
施形態によるメモリ制御装置について詳細に説明する。 〔第１実施形態〕図１は、本発明の第１実施形態による
メモリ制御装置の概略構成を示す図である。図１におい
ては、理解を容易にするため、本発明に関する部分のみ
を図示してある。図１において、１はシステムバスに接
続されたメモリコントローラであり、ＣＰＵ（中央処理
装置）からのメモリアクセス要求に従って、ＳＤＲＡＭ
２のバンクのオープン及びクローズを制御するととも
に、データ書き込み又はデータ読み出しを制御する。本
実施形態において、ＳＤＲＡＭ２は単一のバンクからな
るものである。
【００１０】３は、メモリコントローラ１に接続された
タイマーであり、ＳＤＲＡＭ２のバンクがオープン状態
にある時間を計測するものである。このタイマー３は、
メモリコントローラ１から出力される信号によってリセ
ットされる。４はバンクヒットカウンタであり、初期の
値が「０」に設定され、ＳＤＲＡＭ２のバンクがオープ
ン状態にある場合にメモリアクセスがなされ、オープン
状態にあるバンクへのアクセスがヒットした場合に値を
インクリメントする。バンクヒットカウンタ４の値はメ
モリコントローラ１によってリセット、つまり初期の値
である「０」に設定される。尚、本実施形態において
は、バンクヒットカウンタ４の値が「０」〜「３」であ
る場合に、タイマー３により時間を測定し、５μｓｅｃ
の間バンクをオープン状態にでき、バンクヒットカウン
タ４の値が「４」以上の場合にタイマー３により時間を
測定し、２０μｓｅｃの間バンクをオープン状態にする
ことができるシステムについて説明する。
タイマーであり、ＳＤＲＡＭ２のバンクがオープン状態
にある時間を計測するものである。このタイマー３は、
メモリコントローラ１から出力される信号によってリセ
ットされる。４はバンクヒットカウンタであり、初期の
値が「０」に設定され、ＳＤＲＡＭ２のバンクがオープ
ン状態にある場合にメモリアクセスがなされ、オープン
状態にあるバンクへのアクセスがヒットした場合に値を
インクリメントする。バンクヒットカウンタ４の値はメ
モリコントローラ１によってリセット、つまり初期の値
である「０」に設定される。尚、本実施形態において
は、バンクヒットカウンタ４の値が「０」〜「３」であ
る場合に、タイマー３により時間を測定し、５μｓｅｃ
の間バンクをオープン状態にでき、バンクヒットカウン
タ４の値が「４」以上の場合にタイマー３により時間を
測定し、２０μｓｅｃの間バンクをオープン状態にする
ことができるシステムについて説明する。
【００１１】次に、上記構成における本発明の第１実施
形態によるメモリ制御装置の動作について説明する。ま
ず、ＣＰＵ等からシステムバスを介してＳＤＲＡＭ２へ
のアクセス要求がなされると、そのアクセス要求はメモ
リコントローラ１へ送られる。この時、ＳＤＲＡＭ２の
バンクがクローズされていた場合には、メモリコントロ
ーラ１はＳＤＲＡＭ２のバンクをオープン状態にしてＳ
ＤＲＡＭ２をアクセスする。メモリコントローラ１がＳ
ＤＲＡＭ２のバンクをオープン状態にすると、メモリコ
ントローラ１はタイマー３をリセットし、ＳＤＲＡＭ２
のバンクがオープン状態になっている時間の計測を開始
する。
形態によるメモリ制御装置の動作について説明する。ま
ず、ＣＰＵ等からシステムバスを介してＳＤＲＡＭ２へ
のアクセス要求がなされると、そのアクセス要求はメモ
リコントローラ１へ送られる。この時、ＳＤＲＡＭ２の
バンクがクローズされていた場合には、メモリコントロ
ーラ１はＳＤＲＡＭ２のバンクをオープン状態にしてＳ
ＤＲＡＭ２をアクセスする。メモリコントローラ１がＳ
ＤＲＡＭ２のバンクをオープン状態にすると、メモリコ
ントローラ１はタイマー３をリセットし、ＳＤＲＡＭ２
のバンクがオープン状態になっている時間の計測を開始
する。
【００１２】バンクヒットカウンタ４の値が「０」から
「３」の値である場合には、メモリコントローラ１はタ
イマー３によって計測される時間が５μｓｅｃになるま
でＳＤＲＡＭ２のバンクをオープン状態にしたまま次の
アクセスを待つ。タイマー３の計測した時間が５μｓｅ
ｃとなり、この時点までに次のアクセスが無い場合に
は、メモリコントローラ１はＳＤＲＡＭ２のバンクをク
ローズし、バンクヒットカウンタの値を「０」にする。
ここで、バンクヒットカウンタ４の値が「０」から
「３」の値である場合にタイマー３の計測時間を５μｓ
ｅｃとしているのは、ランダムアクセスがなされている
場合にバンクをすぐにクローズしてプリチャージをすぐ
にかけた方が性能を向上させやすいからである。
「３」の値である場合には、メモリコントローラ１はタ
イマー３によって計測される時間が５μｓｅｃになるま
でＳＤＲＡＭ２のバンクをオープン状態にしたまま次の
アクセスを待つ。タイマー３の計測した時間が５μｓｅ
ｃとなり、この時点までに次のアクセスが無い場合に
は、メモリコントローラ１はＳＤＲＡＭ２のバンクをク
ローズし、バンクヒットカウンタの値を「０」にする。
ここで、バンクヒットカウンタ４の値が「０」から
「３」の値である場合にタイマー３の計測時間を５μｓ
ｅｃとしているのは、ランダムアクセスがなされている
場合にバンクをすぐにクローズしてプリチャージをすぐ
にかけた方が性能を向上させやすいからである。
【００１３】一方、バンクヒットカウンタの値が「４」
以上である場合には、メモリコントローラ１はタイマー
３により計測される時間が２０μｓｅｃになる時点まで
ＳＤＲＡＭ２のバンクをオープンにしたまま、次のアク
セスを待つ。次のメモリアクセスが２０μｓｅｃ以内に
無い場合は、メモリコントローラ１はＳＤＲＡＭ２のバ
ンクをクローズし、バンクヒットカウンタ４の値を
「０」にする。ここで、バンクヒットカウンタ４の値が
「４」以上である場合にタイマー３の計測時間を２０μ
ｓｅｃとしているのは、シーケンシャルアクセス時はバ
ンクを長い時間オープンにしておいた方が、余分なプリ
チャージが発生せずに性能を向上させやすくなるからで
ある。
以上である場合には、メモリコントローラ１はタイマー
３により計測される時間が２０μｓｅｃになる時点まで
ＳＤＲＡＭ２のバンクをオープンにしたまま、次のアク
セスを待つ。次のメモリアクセスが２０μｓｅｃ以内に
無い場合は、メモリコントローラ１はＳＤＲＡＭ２のバ
ンクをクローズし、バンクヒットカウンタ４の値を
「０」にする。ここで、バンクヒットカウンタ４の値が
「４」以上である場合にタイマー３の計測時間を２０μ
ｓｅｃとしているのは、シーケンシャルアクセス時はバ
ンクを長い時間オープンにしておいた方が、余分なプリ
チャージが発生せずに性能を向上させやすくなるからで
ある。
【００１４】また、ＳＤＲＡＭ２のバンクがオープン状
態となっているときに、ＣＰＵ等からアクセス要求がな
され、そのアクセスがバンクにヒットした場合、メモリ
コントローラ１はバンクヒットカウンタ４の値をインク
リメントするとともに、タイマー３をリセットして再び
バンクをオープン状態にしている時間の計測を始める。
よって、バンクヒットが連続した場合には、バンクがオ
ープン状態となっている時間が長くなり、余分なプリチ
ャージが発生しないため、性能の向上をはかることがで
きる。
態となっているときに、ＣＰＵ等からアクセス要求がな
され、そのアクセスがバンクにヒットした場合、メモリ
コントローラ１はバンクヒットカウンタ４の値をインク
リメントするとともに、タイマー３をリセットして再び
バンクをオープン状態にしている時間の計測を始める。
よって、バンクヒットが連続した場合には、バンクがオ
ープン状態となっている時間が長くなり、余分なプリチ
ャージが発生しないため、性能の向上をはかることがで
きる。
【００１５】一方、そのアクセス要求がバンクミスであ
った場合は、メモリコントローラ１はバンクヒットカウ
ンタ４の値を「０」にするとともに、ＳＤＲＡＭ２のバ
ンクをクローズして新しいバンクをオープンする。この
時、メモリコントローラ１はタイマー３をリセットし
て、新しくオープンにしたバンクのオープン時間の計測
を開始する。よって、バンクミスが生じた場合には、バ
ンクがすぐにクローズされ、プリチャージを行っている
ため性能の向上をはかることができる。
った場合は、メモリコントローラ１はバンクヒットカウ
ンタ４の値を「０」にするとともに、ＳＤＲＡＭ２のバ
ンクをクローズして新しいバンクをオープンする。この
時、メモリコントローラ１はタイマー３をリセットし
て、新しくオープンにしたバンクのオープン時間の計測
を開始する。よって、バンクミスが生じた場合には、バ
ンクがすぐにクローズされ、プリチャージを行っている
ため性能の向上をはかることができる。
【００１６】尚、上述した本発明の第１実施形態におい
ては、バンクヒットカウンタ４の値が「０」から「３」
の値である場合と、バンクヒットカウンタの値が「４」
以上である場合とにわけてタイマー３の計測時間を変え
ているが、本発明は、これらの数値に制限されず、その
境界値はシステムの用途に応じて適宜設定することがで
きる。
ては、バンクヒットカウンタ４の値が「０」から「３」
の値である場合と、バンクヒットカウンタの値が「４」
以上である場合とにわけてタイマー３の計測時間を変え
ているが、本発明は、これらの数値に制限されず、その
境界値はシステムの用途に応じて適宜設定することがで
きる。
【００１７】〔第２実施形態〕図２は、本発明の第２実
施形態によるメモリ制御装置の概略構成を示す図であ
る。図２においても、図１と同様に、理解を容易にする
ため、本発明に関する部分のみを図示してある。図２に
示した本発明の第２実施形態によるメモリ制御装置と図
１に示した本発明の第１実施形態によるメモリ制御装置
とが異なる点は、図１中のＳＤＲＡＭ２を通常のＤＲＡ
Ｍ５にするとともに、バンクヒットカウンタ４に代えて
ＤＲＡＭ５のページへのアクセスのヒットをカウントす
るページヒットカウンタ６を設けた点である。つまり、
本発明は図１に示したようにメモリがＳＤＲＡＭ２であ
る場合に限られず、ＤＲＡＭ５を用いた場合にも適用す
ることができる。
施形態によるメモリ制御装置の概略構成を示す図であ
る。図２においても、図１と同様に、理解を容易にする
ため、本発明に関する部分のみを図示してある。図２に
示した本発明の第２実施形態によるメモリ制御装置と図
１に示した本発明の第１実施形態によるメモリ制御装置
とが異なる点は、図１中のＳＤＲＡＭ２を通常のＤＲＡ
Ｍ５にするとともに、バンクヒットカウンタ４に代えて
ＤＲＡＭ５のページへのアクセスのヒットをカウントす
るページヒットカウンタ６を設けた点である。つまり、
本発明は図１に示したようにメモリがＳＤＲＡＭ２であ
る場合に限られず、ＤＲＡＭ５を用いた場合にも適用す
ることができる。
【００１８】〔第３実施形態〕図３は、本発明の第３実
施形態によるメモリ制御装置の概略構成を示す図であ
る。図３においても、図１及び図２と同様に、理解を容
易にするため、本発明に関する部分のみを図示してあ
る。図３に示した本発明の第３実施形態によるメモリ制
御装置は、基本的な構成は図１に示した第１実施形態と
同様である。第１実施形態においては、ＳＤＲＡＭ２が
単一のバンクからなるものであったが、本実施形態にお
いては、ＳＤＲＡＭ２が複数のバンクからなるものであ
り、複数のバンクを同時にオープン状態とするものであ
る点が異なる。また、各々のバンクに対応させて複数の
バンクヒットカウンタ４ａ〜４ｃ及びタイマ３ａ〜３ｃ
を備えている。尚、バンクの数、タイマ３ａ〜３ｃの
数、及びバンクヒットカウンタ４ａ〜４ｃの数は図３に
示した数に制限されない。
施形態によるメモリ制御装置の概略構成を示す図であ
る。図３においても、図１及び図２と同様に、理解を容
易にするため、本発明に関する部分のみを図示してあ
る。図３に示した本発明の第３実施形態によるメモリ制
御装置は、基本的な構成は図１に示した第１実施形態と
同様である。第１実施形態においては、ＳＤＲＡＭ２が
単一のバンクからなるものであったが、本実施形態にお
いては、ＳＤＲＡＭ２が複数のバンクからなるものであ
り、複数のバンクを同時にオープン状態とするものであ
る点が異なる。また、各々のバンクに対応させて複数の
バンクヒットカウンタ４ａ〜４ｃ及びタイマ３ａ〜３ｃ
を備えている。尚、バンクの数、タイマ３ａ〜３ｃの
数、及びバンクヒットカウンタ４ａ〜４ｃの数は図３に
示した数に制限されない。
【００１９】〔第４実施形態〕図４は、本発明の第４実
施形態によるメモリ制御装置の概略構成を示す図であ
る。図３においても、図１〜図３と同様に、理解を容易
にするため、本発明に関する部分のみを図示してある。
図４に示した本発明の第４実施形態によるメモリ制御装
置と図１に示した本発明の第１実施形態によるメモリ制
御装置とが異なる点は、図１中のタイマー３に代えてリ
フレッシュタイマー７を設けた点である。このリフレッ
シュタイマー７は、ＳＤＲＡＭ２のリフレッシュ間隔を
計測するものである。つまりリフレッシュタイマー７を
設けることによって、バンクがオープンとなっている時
間が長時間に亘った場合には、メモリコントローラ１は
リフレッシュタイマー７で規定されるリフレッシュ間隔
が訪れたときに、一度強制的にバンクをクローズしてプ
リチャージを行い、再びバンクをオープン状態とする。
このようにすることで、長時間バンクをオープン状態と
していることによる弊害を除去することができる。本実
施形態は上記第１〜第３実施形態にも適用することがで
きる。
施形態によるメモリ制御装置の概略構成を示す図であ
る。図３においても、図１〜図３と同様に、理解を容易
にするため、本発明に関する部分のみを図示してある。
図４に示した本発明の第４実施形態によるメモリ制御装
置と図１に示した本発明の第１実施形態によるメモリ制
御装置とが異なる点は、図１中のタイマー３に代えてリ
フレッシュタイマー７を設けた点である。このリフレッ
シュタイマー７は、ＳＤＲＡＭ２のリフレッシュ間隔を
計測するものである。つまりリフレッシュタイマー７を
設けることによって、バンクがオープンとなっている時
間が長時間に亘った場合には、メモリコントローラ１は
リフレッシュタイマー７で規定されるリフレッシュ間隔
が訪れたときに、一度強制的にバンクをクローズしてプ
リチャージを行い、再びバンクをオープン状態とする。
このようにすることで、長時間バンクをオープン状態と
していることによる弊害を除去することができる。本実
施形態は上記第１〜第３実施形態にも適用することがで
きる。
【００２０】
【発明の効果】以上、説明したように、本発明によれ
ば、バンクを備えるメモリと、前記バンクがオープン状
態となっている場合に前記バンクへのアクセスのヒット
数を計数する計数手段と、前記計数手段の計数結果に応
じて前記バンクをオープン状態にする時間を可変する制
御手段とを備えるようにしたので、メモリのアクセス状
態がランダムアクセスであるか又はシーケンシャルアク
セスであるかに応じてバンク又はページをオープン状態
にする時間を可変して余分なプリチャージを減らす事が
でき、その結果メモリアクセスの性能向上を図ることが
できるという効果がある。そして、メモリアクセスの性
能向上によりシステム全体の性能向上を図ることができ
る。
ば、バンクを備えるメモリと、前記バンクがオープン状
態となっている場合に前記バンクへのアクセスのヒット
数を計数する計数手段と、前記計数手段の計数結果に応
じて前記バンクをオープン状態にする時間を可変する制
御手段とを備えるようにしたので、メモリのアクセス状
態がランダムアクセスであるか又はシーケンシャルアク
セスであるかに応じてバンク又はページをオープン状態
にする時間を可変して余分なプリチャージを減らす事が
でき、その結果メモリアクセスの性能向上を図ることが
できるという効果がある。そして、メモリアクセスの性
能向上によりシステム全体の性能向上を図ることができ
る。
【図１】 本発明の第１実施形態によるメモリ制御装置
の概略構成を示す図である。
の概略構成を示す図である。
【図２】 本発明の第２実施形態によるメモリ制御装置
の概略構成を示す図である。
の概略構成を示す図である。
【図３】 本発明の第３実施形態によるメモリ制御装置
の概略構成を示す図である。
の概略構成を示す図である。
【図４】 本発明の第４実施形態によるメモリ制御装置
の概略構成を示す図である。
の概略構成を示す図である。
１ メモリコントローラ（制御手段） ２ ＳＤＲＡＭ（メモリ） ３，３ａ〜３ｃ タイマー（制御手段） ４，４ａ〜４ｃ バンクヒットカウンタ（計数手段） ５ ＤＲＡＭ（メモリ） ６ ページヒットカウンタ（計数手段） ７ リフレッシュタイマー
Claims (6)
- 【請求項１】 バンクを備えるメモリと、 前記バンクがオープン状態となっている場合に前記バン
クへのアクセスのヒット数を計数する計数手段と、 前記計数手段の計数結果に応じて前記バンクをオープン
状態にする時間を可変する制御手段とを具備することを
特徴とするメモリ制御装置。 - 【請求項２】 前記メモリは複数のバンクを備え、 前記計数手段は前記バンク各々に対応して設けられ、 前記制御手段は、前記各計数手段の計数結果に応じて対
応する前記バンクをオープン状態にする時間を可変する
ことを特徴とする請求項１記載のメモリ制御装置。 - 【請求項３】 前記メモリはシンクロナスＤＲＡＭであ
ることを特徴とする請求項１又は請求項２記載のメモリ
制御装置。 - 【請求項４】 ページを備えるメモリと、 前記ページがオープン状態となっている場合に前記バン
クへのアクセスのヒット数を計数する計数手段と、 前記計数手段の計数結果に応じて前記ページをオープン
状態にする時間を可変する制御手段とを具備することを
特徴とするメモリ制御装置。 - 【請求項５】 前記メモリは複数のページを備え、 前記計数手段は前記ページ各々に対応して設けられ、 前記制御手段は、前記各計数手段の計数結果に応じて対
応する前記ページをオープン状態にする時間を可変する
ことを特徴とする請求項４記載のメモリ制御装置。 - 【請求項６】 前記メモリはＤＲＡＭであることを特徴
とする請求項４又は請求項５記載のメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35235499A JP2001166985A (ja) | 1999-12-10 | 1999-12-10 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35235499A JP2001166985A (ja) | 1999-12-10 | 1999-12-10 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001166985A true JP2001166985A (ja) | 2001-06-22 |
Family
ID=18423492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35235499A Pending JP2001166985A (ja) | 1999-12-10 | 1999-12-10 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001166985A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343947A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
| US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
| JP2010072792A (ja) * | 2008-09-17 | 2010-04-02 | Seiko Epson Corp | メモリ制御回路、電子機器制御装置、および、複合機 |
| JP2010537310A (ja) * | 2007-08-22 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 投機的なプリチャージの検出 |
-
1999
- 1999-12-10 JP JP35235499A patent/JP2001166985A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543105B2 (en) | 2003-03-26 | 2009-06-02 | Nec Corporation | Memory access control based on hit prediction |
| JP2006343947A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
| JP2010537310A (ja) * | 2007-08-22 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 投機的なプリチャージの検出 |
| JP2010072792A (ja) * | 2008-09-17 | 2010-04-02 | Seiko Epson Corp | メモリ制御回路、電子機器制御装置、および、複合機 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020625 |