JPH02232890A - 主記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンビ＾一タシステムＫおける主記憶制御装置
κ係り、特Ｋスタティックカラムモードやページモード
などの高速アクセスモードな備、えたＤＲＡＭを主記憶
装置とし、システム全体の処理能力を向上するのく好適
な主メモリ制御装置に関する． 〔従来の技術〕 近年、ハーソナルコンビニ−タ（以下パソコンと記す）
の中央処理装置の高性能化κ伴い、主記憶装置の高速ア
クセス性の要求が高まっている。

このためパソコンの主記憶装置の主流であるダイナミッ
クＲＡＭ（以下ＤＲＡＭと記す。）は、そのアクセス時
間を高速化するのに加え、スタティック力ラムモードや
ページモードといった高速アクセス七一ドな備えたもの
が開発されている。

ＤＲＡＭの通常のアクセスはアクセスするアドレスを、
行アドレスと列アドレスの２回κ分けてＤＲＡＭＫ与え
アクセスを行うが、前述の高速アクセスモードは次のＤ
ＲＡＭアクセス時にＤＲＡＭＫ与えるべき行アドレスが
前回与えられた行アドレスと一致する場合（以下アドレ
スヒットと記す）は行アドレスを与える必要がなく、列
アドレスのみ与えればそのアクセスは完了する、という
ものである．これを第２図を用いて説明する．第２図（
ａ）は通常のアクセス、（ｂ）は高速モードにおけるア
クセスのＤＲＡＭに与える信号のタイミングチャートで
ある．図中、２１は行アドレスをＤＲＡＭに与えるトリ
ガ信号（以下ＲＡＳ−Ｎと記す）、２２は列アドレスな
ＤＲＡＭＫ与えるトリガ信号（以下ＣＡＳ−Ｎと記す）
、２３は１回目のアクセスの行アドレス、２４は１回目
のアクセスの列アドレス、２５は行アドレス２３を取り
込むＲＡＳ−Ｎｏトリガエッジ、２６は列アドレス２４
を取り込むＣＡＳ−Ｎのトリガエッジ，２７．２８はそ
れぞれ２回目のアクセスの行アドレスと列アドレス，２
９，！１０はアドレス２７．２８を取り込むＲＡＳ　−
Ｎ　，　ＯＡ！９−Ｎｏトリガエッジである．（ａ）の
通常モードのアクセスでは毎回のアクセスで行アドレス
を与える必要があるが、（ｂ）の高速モードでは２回目
のアクセスが１回目のアクセスの行アドレスと一致した
ときは、行アドレス２７は与える必要がなく、その時間
分アクセス時間を節約できる．なお第２図（ｂ）は高速
モードのうちページモードのタイミングであり、スタテ
ィックカラムモードの場合はＣＡＳ−ＮはＬｏｗレペル
一定でアドレスのみを変化させる．以上のような高速ア
クセスモードな備えたＤＲＡＭからなる主記憶装置の制
御方式としては、特開昭６１−４２７９３号公報に記載
されているものがある．これκついて第３図を用いて説
明する．第５図は、高速モードを備えたＤＲＡＭを制御
する主記憶制御装置の構成図である．図中５１はｃｐｕ
より出力するアクセス要求信号、３２はアクセス賛求信
号５１を受けてメモリのアクセスを行うメモリ制御回路
、３５はメモリ制御回路の出力でＲＡＳ−Ｎ　，ＣＡＳ
−Ｎ等のメモリ制御信号、５４は高速アクセスモードな
備えた主記憶装置、３５はＣＰ［１の出力するアドレス
、３６はアドレス３５を制御するアドレス制御回路、３
７は前回のアクセス時の行アドレスを記憶しておくレジ
スタ、３８はレジスタ３７の内容と次のアクセス時の行
アドレスを比較し、等しかったらアドレスヒット信号４
０を出力ｙるアドレスヒットミスヒット判定回路である
。メモリ制御装置５２はＣＰｔＪよりアクセス妥求償号
３１を受けるとアドレスヒット信号４０の入力により第
２図（ａ）の通常モードによるアクセスか（ｂ）の高速
モードによるアクセスかを決定し、主記憶装置３４をア
クセスする。その他の同様の公知例として、特開昭６０
−９５６６８号公報，特開昭６３−７１７５９号公報を
参照されたい．〔発明が解決しようとする課題〕 上記従来技術は、プログラムの局所性を利用したもので
あり、これは一般的なプログラムに関しては、非常に近
いアドレスをアクセスし続けることが多いといつことで
ある。しかしながらプログラムによっては必らずしもそ
うでない場合があり、例えば主記憶以外のものを頻繁に
アクセスしたり、ジャンプ命令の比較的多いものや、小
さなサブルーチ／を数多く持つプログラムなどでは行ア
ドレスの変化する割合が高くなってしまいアドレスミス
ヒットが多くなる．するとアドレスＺスヒット時のアク
セスは、前アドレスとの比較結果が出た後、改めて行ア
ドレスを与える準備（これをＲＡＳ−Ｈのプリチャージ
という）を行ってから行アドレスを与える必要があり、
前回のアクセス終了直後にＲＡＳ−Ｎのプリチャージを
始められる通常モードのアクセスより遅くなってしまう
。これを第４図を用いて説明する。第４図（ａ）はアド
レスヒットミスヒットの判定結果がミスヒットと判って
から改めて行アドレスを与える場合のアクセスタイミン
グ、同図（ｂ）は判定結果を待たずκ行アドレスを与え
るアクセスタイミングを示しており、図中２１から５０
までは第２図と同様、４１はアドレスの判定結果を示す
判定信号、４２はアドレスミスヒットが起きたことを示
す変化点であるとする．当然ながら４２の時点では次の
アクセス登求とアドレスは既Ｋ出力されていることＫな
り、同図（ｂ）のＲＡＳ−Ｎのトリガ２９ではこれを素
早く取り込むことができるが、同図一）では４２の時点
よりプリチャージをしてからＲＡＳ−！ｌ　｝リガ２９
を出力するため、プリチャージの時間分遅れがしまう．
なお、このＲＡＳ−Ｎのプリチャージは、行アドレスを
取り込むためＫは絶対必要なものである．従って、高速
アクセスモードを応用しようとすると、それを応用でき
なかった場合κは通常のアクセスを行う時よりアクセス
時間をより多く必安としてしまう。上記従来技術は以上
の点が配慮されておらず、全てのプログラムＫ対して高
速処理の費求を満足できるわけでなく、かえって低速化
することがある、という問題があった。

本発明の目的は、高速化可能なプログラムκ対してはそ
の性能を維持し、低速化してしまうようなプログラムに
対しては通常の速さの処理が可能となるよう、システム
のトータル的な性能を上げることにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明は、アドレスヒット時
κ列アドレスだけを与え、アドレスミスヒット時は改め
て行アドレスを与えてから列アドレスを与えるという高
速モードでのアクセスをする制御を行なう手段と、アド
レスのヒットミスヒットの判断は待たすＫ直ちに次の行
アドレスを与える準備をしてしまう通常モードだけのア
クセス制御を行なう手段とを用意し、この２つの制御手
段を、プログラムの局所性を判断する手段からの信号に
より切換えることにより達成される．またプログラムの
局所性を判断するためＫ，アクセス時の行アドレスの変
化する比率を計測する手段、アドレスヒットの連続性あ
るいは不連続性を計測する手段、アドレスξスヒットの
連続性あるいは不連続性を計測する手段、そしてそれぞ
れの計測結果を判定するためＫあらかじめ切替値を設定
しておく設定手段を設け、プログラムの局所性を判断す
る手段としたものである． さらにＤＭ．Ａ（ダイレクト・メモリ・アクセス：ＣＰ
Ｕを介さず、直接主記憶内あるいは主記憶と他の記憶装
置間のデータ転送を行うこと）という特殊なアクセスの
もとでは、確実にアクセスの局所性が失われるため、ア
クセスの制御を通常モードＫ切換えることＫより処理性
能を低下させない． また、外部より書き込み可能なレジスタの内容Ｋよりア
クセス手段の選択を行い、さらにソフトウエアでそのレ
ジスタにデータを書き込むということも可能である。

〔作用〕

本発明のアクセス手段選択手段は、主記憶をアクセスす
る際の行アドレスの変動や、主記憶をアクセスするデバ
イスにより、適宜判定結果別アクセス手段と通常アクセ
ス手段を選択切替えし、それによってトータルなアクセ
ス性能を高め、あるいは低下させることがないようにな
る。

選択切替えする判定手段は、アクセスする行アドレスが
，一定のアクセス回数の間Ｋ何回アドレスヒットしたか
あるいはミスヒットしたかをアドレスヒット率計測手段
あるいはアドレスミスヒット率計測手段により計測し、
それを設定値と比較して判定する．それによってアクセ
ス手段を切替えるべき状態になったら切替える． あるいは、アドレスヒットの連続回数を計測する連続ヒ
ット計数手段や、またはアドレスミスヒットの連続回数
を計測する連続ミスヒット計数手段の計数値と、切替連
続ヒット回数設定手段や、または切替連続ξスヒット回
数設定手段の設定値を比較して判定する．それによって
アクセス手段を切替えるべき状ａＫなったら切替えを行
う．また、別の判定手段としては、ＤＭＡのシングル転
送の際には、転送元のデータを胱み出して転送先へ書き
込んで、の繰り返しのためアドレスミスヒットが続くた
め、この時は強制的に通常モードのアクセスに切替える
ようアクセス手段選択手段が動作する．それＫよってＤ
ＭＡ時のアクセス速度の低下を防ぐ。

〔実施例〕

以下、本発明の一実施例を第１図，第５図を用いて説明
する。第１図は本発明の概略を示したものであり、１は
ＣＰＵからのアドレスやコマンドなどのアクセス要求信
号、２はページモードやスタティックカラムモード等の
高速アクセスモードをもつＤＲＡＭにより構成された記
憶手段、４は記憶手段２をアクセスする行アドレスが前
回のアクセスと一致しているかを判定し、列アドレスの
みを与えるか、改めて行アドレスを与え直すかを切替え
る判定結果別アクセス手段、５はアクセス終了後すぐに
プリチャージを始め通常モードによる次のアクセスに備
える通常アクセス手段、６は以上２つのアクセス手段を
適宜選択して記憶手段のアクセス性能をより高めようと
するアクセス手段選択手段、５は本発明の主記憶制御装
置全体を示している。概略の動作はこれまでで述べてい
るので、さらに具体化して説明する。

第５図は本発明の主記憶制御装置の一笑施例のブロック
図であり、図中５１はシステムアドレス３５をＲＡＳ−
Ｎ２ｔ，ＣＡＢ−Ｎ２２に合わせて行アドレス，列アド
レスを切替えてメモリに与えるアドレス行列切替回路、
５２はアドレスヒット時には高速アクセスのヒット動作
を、アドレスミスヒット時にはミスヒット動作をするよ
うなタイミング信号を生成する高速アクセスタイミング
生成回路、５３はタイミング生成回路５２より発生した
高速アクセス要求信号、５４は主記憶アクセス性能をよ
り高くするようアクセスモードな選択する選択信号発生
回路、５５はＲＡＳ−Ｎ２１の発生回路で高速アクセス
發求償号５３の入力がなければブリチャージをしてアク
セス要求を待ち、アクセス賢求後は直ちにＲＡＳ−Ｎを
アクティブとし、高速アクセス費求信号５３の入力があ
った場合はＲＡＳ−Ｎ２１をアクティブに保ち、ミスヒ
ット判定時は直ちにプリチャージを行う．５６は選択信
号発生回路５４の出力値号が通常モードを選択した時は
高速アクセス賢求信号５５をマスクして、通常モードで
のＲＡＳ−Ｎ２　１を発生するようＫＲＡＳ発！Ｊｌｊ
６５５を制御するゲート、５７はＣＡＢ−Ｎ信号２２の
発生回路で、ＲＡＳ−Ｎがアクティブとなったタイミン
グを確認してＣＡ！３−Ｎをアクティブとする。

本笑施例によれば、高速アクセス時のヒット動作，高速
アクセス時のミスヒット動作そして通常アクセス動作の
５種類のＲＡＳ−Ｎ発生が１つの発生回路で可能となり
、回路規模が小さくてすむ。

ところでアクセスモード選択信号発生回路５４の方式の
うち、アドレスヒット率あるいはミスヒット率の計測結
果を応用するものの一実施例を第６図，第７図により説
明する。

第６図はその回路図であり、図中６１はアクセス要求信
号であり、安求があるたびにパルスが出る。６２はアド
レスヒットミスヒット判定信号で、アドレスヒット中は
ＨレベルＫなっているものとする。６５はアクセス安求
信号６１をカウントするカウンタ、６４はアドレスヒッ
トのアクセスがあるたびにパルスが出るようにし、かつ
カクンタ６５の出力が変化すると入力をマスクするよう
にするためのＡＮＤゲート、６５はアドレスヒット回数
をカウントするカクンタ、６６はカクンタ６３の出力信
号、６７はカウンタ６５の出力信号、６８はアクセスモ
ードの選択を決定するＤ−Ｆ．Ｆ，６９はアクセスモ“
−ド選択出力信号である。

第７図は、第６図の回路の各部信号のタイミングを示し
たものである。第６図においてカウンタ６５．６５は出
力が変化するカウント値を任意に設定できるものとし、
その比率がアクセスモードの選択を切替える値となる。

例えばカクンタ６５を１２８、カウンタ６５を６４で出
力がＨレベルになるようにすると第７図に示すように、
信号６７はアド゜レスヒットのアクセス回数が、６４と
なるとＨレベルとなるが、カウンタ６３の出力が、カウ
ンタ６５のリセット端子に入っているため、アクセス回
数が１２８に達する前に、アドレスヒットが６４回起き
ないと、第６図Ｄ−Ｆ．Ｆ．６１３の出力６９は変化し
ない。なお第６図中、アドレスヒットミスヒット判定信
号の論理を逆にすることにより、アドレスミスヒット率
によるアクセスモード選択にすることができる．本実施
例Ｋよれば、アドレスヒット率、あるいはアドレスミス
ヒット率の計測が、任意のアクセス要求回数により可能
となり、またその判定結果はリアルタイムで信号を出力
できる． 次Ｋ他の方式としてアドレスヒットあるいはミスヒット
の連続回数Ｋよりアクセスモードの選択をする方式の一
実施例を第８図により説明する。

８１はアドレスヒットのアクセス時パルスを出すようＫ
Ｌ、かつカウンタ８Ｓの出力がＨレベルになったら入力
をマスクするためのＡＮＤゲート、８２はアドレスミス
ヒットのアクセス時パルスを出すようくし、かつカウン
タ８４の出力がＨレペルになったら入力をマスクするた
めのＡＮＤゲート、８３はアドレスヒットの連続回数を
カウントするカウンタ、８４はアドレスミスヒットの連
続回数をカウントするカウンタ、８５はアクセスモード
選択信号を出力するＤ−Ｆ．Ｆ．、８６はシステム立上
げ時やリセット時のアクセスモードな決定する入力であ
る．カウンタ８３．８４は任意のカウント数で出力がア
クティブとなるよう設定できるものとする．カウンタ８
５はアドレスヒットが設定した回数だけ連続して起こる
と出力をアクティブとし、以後アドレスヒットが続くま
でその状態を保つ。そしてアドレスミスヒットが起きる
と再びインアクティブとなり、０からカウントを始める
。カウ／タ８４は逆にアドレスミスヒットκ対し連続回
数をカウントしアドレスヒットによりリセットされる．
以上２つのカウンタの出力をセットリセット付きのＤ−
ＦＪ’．に第８図κ示したように入力することにより、
設定値を越える連続回数が起きたものによりレベルを決
定し、一度レベルが変化したら、もう一万の連続回数が
設定値を越えるまではその状態を保つようになる。なお
Ｄ−Ｆ．Ｆ．　８　５のデータ人力８６は第８図ではＨ
レベルとなっているため、システム開始時や再開始時は
高速モードを含むアクセスモード側を選択しているが、
この入力をＬレベルとすれば、通常アクセス側を選択す
るようＫなる。さらにＤ−Ｆ．ｒ．８５を取り去ってカ
ウンタ８５や８４の出力を直接アクセスモード選択信号
として用いれば、アドレスヒットやミスヒットが設定値
以上連続した時だけアクセスモードの切替えが起こる方
式とすることができる。本実施例Ｋよれば方式の変更が
少ない作業ででき、状況κ応じて方式を切替えられる、
という効果が得られる。

次ＫＤＭＡ時の切替え方式については、ＤＭＡのシング
ル転送を認識する手段を設け、そのアクセス時にアクセ
スモードな通常アクセスκ切替えるようにする。ＤＭＡ
のシングル転送をｉｖ！識する手段の一実施例としては
、ＤＭＡＣの内部レジスタと内容を等しくするレジスタ
を外部に設け、シングル転送モードが設定され、かつＤ
ＭＡＣ起動要求があったらアクティブとなる信号を作る
ことにより実現する。本実施例によれば、回路規模が大
変小さく、他の方式と組み合わせて使うことが可能であ
る。

次に、アクセス手段をレジスタに書き込む方式では、あ
るアドレスをアクセスすることによりデータを書き込み
保持するレジスタを設け、その内容によりアクセス手段
の選択を行う。これによればアクセス手段の選択をユー
ザーに任せることができ、またプログラム内でそのレジ
スタへ任意κ書き込めるため、プログラマーがプログラ
ムの特性を考えてアクセス手段の選択を行うことができ
るようＫなる。

集積回路とする実施例としては、これまでの技術的手段
，回路，装置等は全てデジタル制御可能なためゲートア
レイによる集積回路化は問題なく行える。本実施例によ
れば開発期間の短縮，低開発費の効果がある。

〔発明の効果〕

本ふ週によれば、アクセス手段選択手段の選択により、
ＤＲＡＭの高速アクセスモードを応用したり、応用しな
かったりすることにより、高速アクセスモードＫおいて
行アドレスを更新すると通常のアクセスよりアクセス時
間が増すため、プログラムκよってはかえって処理時間
がかかってしまうという問題を解決できるので、主記憶
制御の性能向上の効果がある。また本発明Ｋよれば、Ｄ
ＭＡのような特殊なアクセスＫより高速アクセスモード
だけでは性能を落とすと考えられる場合Ｋも対応できる
。

またアドレスヒット率やミスヒット率を計測してアクセ
ス手段の選択を行うことにより、アクセス手段の切替え
が最適化され、あらゆるシステムＫ対応できる。例えば
アドレスヒット率が６０％を越えればトータルの処理性
能は、通常アクセスのシステムより向上するというデー
タがあればそのアドレスヒット率６０チあるいはミスヒ
ット率４０慢という値を設定することにより最適化が図
れる． またアドレスヒットミスヒットの連続回数によりアクセ
ス手段の切替えを行うことにより、性能向上のアドレス
ヒット率やミスヒット率の値が不明である時や、実際の
アクセスにおいてリアルタイムに対応したい時に有効で
ある。通常、アドレスのヒットやミスヒットというのは
連続して起こりがちであるため、細かい制御により性能
向上をより高めることが可能となる。

またＤＭＡのシングル転送では、明らかにアドレスはミ
スヒットするので、これは通常モードに切替えるべきで
ある。現在のコ／ビエータシステムでは、記憶装置のデ
ータのブロック転送は頻繁に行われ、その処理性能が、
トータルな処理性能Ｋ大きな影饗を与えるようになって
いる。そのため転送処理を速くすることはシステムの処
理性能向上Ｋ大きく貢献する。

また、アクセス手段の切替えを外部より書き込み可能な
レジスタのデータＫより行なうと、ユーザにアクセス手
段の切替えを開放することができ特Ｋプログラマーが、
プログラム自身の特性を考え、行アドレスの変動が大き
そうなプログラム範囲では通常モード、といった選択が
できるようになる。

集積回路化によれば、内部動作の高速化，雑音の影醤の
減少，コストの低減などの効果があり、また設定値や方
式を外部で設定できることＫより、その集積回路の使用
環境Ｋより最適なものを選ぶことができる、という効果
がある．

【図面の簡単な説明】 第１図は本発明の概略を示す図、第２図は高速アクセス
モードな説明するタイミングチャート、第５図は従来例
のブロック図、第４図は高速アクセスモードのアドレス
ミスヒット時のタイミングを説明するタイミングチャー
ト、第５図は本発明のブロック図、第６−図はアドレス
ヒット率を計測してアクセスモードな切替える方式の回
路図、第７図は第６図の動作を説明するタイミングチャ
ート、第８図はアドレスヒットミスヒットの連続回数を
計測してその計測結果によりアクセスモードな切替える
方式の回路図である。 ５・・・主記憶制御装置 ４・・・判定結果別アクセス手段 ５・・・通常アクセス手段 ６・・・アクセス手段選択手段 ３２・・・アクセスモード選択信号発生６３・・・アク
セス回数カウンタ ６５・・・アドレスヒットカウンタ ８５・・・連続アドレスヒットカウンタ８４・・・連続
アドレスミスヒットカウンタ。 第 ２図 （の ｉ！Ｌ字モードアクセス Ｃｂ） 高速モードアク仁ス 第 ４図 （α）アド゛Ｌ７．ミスＬ−ノト時のタイＳ二７゛第 ６図 第 ５口 第 ７図 アフｔ７％ 七ト１択 ｄ

Claims (1)

1. 【特許請求の範囲】 １、スタティックカラムモードあるいはページモード等
   の高速アクセスモードをもつダイナミックメモリ素子に
   より構成した記憶手段と、該記憶手段をアクセスする行
   アドレスが前回のアクセス時の行アドレスとの一致（以
   下アドレスヒットと記す）、不一致（以下アドレスミス
   ヒットと記す）を判定するアドレスヒット判定手段と、
   アクセス終了後は前記アドレスヒット判定手段の次のア
   クセスの判定結果が出るまで行アドレスは保留し、判定
   結果がアドレスヒットであったら列アドレスのみ与える
   高速アクセスモードによるアクセスをし、アドレスミス
   ヒットであったら改めて行アドレスを与え直してから列
   アドレスを与える通常アクセスモードによるアクセスを
   行なう判定結果別アクセス手段より成る主記憶制御装置
   において、 前記アドレスヒット判定手段による判定結果を待たずに
   常に通常アクセスモードでアクセスする通常アクセス手
   段と、前記判定結果別アクセス手段によるアクセスと前
   記通常アクセス手段によるアクセスとの総合的な処理能
   力を高めるかを比較判定し、選択するアクセス手段選択
   手段とを設けたことを特徴とする主記憶制御装置。 ２、前記アクセス手段選択手段が、あるアクセス回数に
   おけるアドレスヒット回数の比率を計測するアドレスヒ
   ット率計測手段と、前記の判定結果別アクセス手段と通
   常アクセス手段を選択切替すべきアドレスヒット率をあ
   らかじめ設定する切替ヒット率設定手段を有し、前記ア
   ドレスヒット率計測手段の計測結果と前記切替ヒット率
   設定手段の設定値を比較することにより前記アクセス手
   段の選択を行なうことを特徴とする請求項１記載のアク
   セス主記憶制御装置。 ３、前記アクセス手段選択手段が、あるアクセス回数に
   おけるアドレスミスヒット回数の比率を計測するアドレ
   スミスヒット率計測手段と、前記判定結果別アクセス手
   段と前記通常アクセス手段を選択切替すべきアドレスミ
   スヒット率をあらかじめ設定する切替ミスヒット率設定
   手段を有し、前記アドレスヒット率計測手段の計測結果
   と前記切替ミスヒット率設定手段の設定値を比較するこ
   とにより前記アクセス手段の選択を行なうことを特徴と
   する請求項１記載の主記憶制御装置。 ４、前記アクセス手段選択手段が、アドレスヒットの連
   続回数を計数する連続ヒット計数手段と、切替連続ヒッ
   ト回数をあらかじめ設定しておく切替連続ヒット回数設
   定手段を有し、前記連続ヒット計数手段の計数値が、前
   記切替連続ヒット回数設定手段の設定値を越えた場合に
   は、アドレスヒットが続く限り前記判定結果別アクセス
   手段によるアクセスを続け、アドレス■ヒットが起これ
   ば前記通常アクセス手段に戻るよう前記アクセス手段を
   選択することを特徴とする請求項１記載の主記憶制御装
   置。 ５、前記アクセス手段選択手段が、アドレスミスヒット
   の連続回数を計数する連続ミスヒット計数手段と、切替
   連続ミスヒット回数をあらかじめ設定しておく切替連続
   ミスヒット回数設定手段を有し、前記連続ミスヒット計
   数手段の計数値が、前記切替連続ミスヒット回数設定手
   段の設定値を越えた場合には、アドレスミスヒットが続
   く限り、前記通常アクセス手段によるアクセスを続け、
   アドレスミスヒットが起これば前記１判定結果別アクセ
   ス手段に戻るよう前記アクセス手段を選択することを特
   徴とする請求項１記載の主記憶制御装置。 ６、前記アクセス手段選択手段が請求項４項記載の連続
   ヒット計数手段及び切替連続ヒット回数設定手段と、請
   求項５記載の連続ミスヒット計数手段及び切替連続ミス
   ヒット回数設定手段とからなり、アドレスヒットの連続
   回数が前記切替連続ヒット回数設定手段の設定値を越え
   たらそれ以後のアドレスミスヒットの連続回数が前記切
   替連続ミスヒット回数設定手段の設定値を越えるまで前
   記判定結果別アクセス手段を選択し、それ以外では前記
   通常アクセス手段を選択することを特徴とした請求項１
   記載の主記憶制御装置。 ７、前記アクセス手段選択手段が、アドレスミスヒット
   の連続回数が前記切替連続ミスヒット回数設定手段の設
   定値を越えたらそれ以後のアドレスヒット連続回数が前
   記切替連続ヒット回数設定手段の設定値を越えるまで、
   前記通常アクセス手段を選択し、それ以外では前記判定
   結果別アクセス手段を選択することを特徴とした請求項
   ６記載の主記憶制御装置。 ８、主記憶装置内であるいは主記憶装置と他の記憶装置
   間で複数のデータを１データ毎に転送するデータ転送手
   段を更に備え、該データ転送手段による転送を行った際
   には前記アクセス手段選択手段が、前記通常アクセス手
   段を選択することを特徴とする請求項１記載の主記憶制
   御装置。 ９、前記アクセス手段選択手段において、特定のアドレ
   スのアクセスにより書き込み可能な記憶手段を有し、該
   記憶手段の内容により前記アクセス手段の選択を行うこ
   とを特徴とした請求項１記載の主記憶制御装置。 １０、前記アクセス手段選択手段を備える主記憶制御装
   置により主記憶の制御を行うコンピュータシステムにお
   いて、前記アクセス手段選択手段が備える記憶手段に、
   プログラム上でプログラム自身のアクセス手段を選択す
   るためのデータの書き込みを行うことを特徴とした請求
   項９記載の主記憶制御装置を用いたコンピュータシステ
   ム。 １１、スタティックカラムモードあるいはページモード
   等の高速アクセスモードをもつダイナミックメモリ素子
   により構成した記憶手段を制御するメモリ制御装置の行
   アドレスストローブ信号（以下ＲＡＳと記す）発生回路
   において、アクセス終了後直ちにＲＡＳをインアクティ
   ブとする動作モードと、次のアクセスまでアクティブの
   まま待機し行アドレスの更新が必要となったらインアク
   ティブにし、必要なければアクティブのままアクセスを
   行う、という３種類の動作モードをもつＲＡＳ発生回路
   。 １２、請求項２又は３記載の前記アクセス手段選択手段
   が、アクセス回数が特定の数値に達したら出力レベルを
   変化するリセット付きカウンタと、アドレスヒット回数
   あるいはアドレスミスヒット回数が特定の数値に達しら
   出力レベルを変化し、かつ入力をマスクするリセット付
   きカウンタを備え、前記アクセス回数カウンタのレベル
   が変化した時点での前記アドレスヒット回数カウンタあ
   るいはアドレスミスヒット回数カウンタの出力を検出し
   て前記アクセス手段の選択をし、同時に前記２つのカウ
   ンタをリセットして初期状態に戻して同様の動作を繰り
   返すことを特徴とする主記憶制御装置。