JPH0237592A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0237592A JPH0237592A JP63185605A JP18560588A JPH0237592A JP H0237592 A JPH0237592 A JP H0237592A JP 63185605 A JP63185605 A JP 63185605A JP 18560588 A JP18560588 A JP 18560588A JP H0237592 A JPH0237592 A JP H0237592A
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- Japan
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- memory
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- address
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- row
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- 230000000694 effects Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ制御装置に係り、特に高速アクセスモ
ード（ページモード・スタティックカラムモード）を有
するダイナミックＲＡＭ （ＤＲＡＭ）を制御するのに
好適なメモリ制御装置に関する。
ード（ページモード・スタティックカラムモード）を有
するダイナミックＲＡＭ （ＤＲＡＭ）を制御するのに
好適なメモリ制御装置に関する。
近年、高速アクセスモードＤＲＡＭの普及に伴って、メ
モリ制御装置は、アクセス要求装置からのリクエストを
受付けると、連続したカラムアドレスのＤＲＡＭアクセ
スを行うことが一般化されている。特開昭６２−８２５
９２号公報には、これをノンマルチプレクスタイプの内
蔵メモリに対して応用したものが示されている。そこで
は、ロウアト１ノスによって複数メモリ面を同時にアク
セスし、カラムアドレスによって該当メモリ面を選択し
、連続アドレスアクセス時は、カラムアドレスのみを変
化させて選択回路だけを切換えて高速アクセスを実現し
ている。
モリ制御装置は、アクセス要求装置からのリクエストを
受付けると、連続したカラムアドレスのＤＲＡＭアクセ
スを行うことが一般化されている。特開昭６２−８２５
９２号公報には、これをノンマルチプレクスタイプの内
蔵メモリに対して応用したものが示されている。そこで
は、ロウアト１ノスによって複数メモリ面を同時にアク
セスし、カラムアドレスによって該当メモリ面を選択し
、連続アドレスアクセス時は、カラムアドレスのみを変
化させて選択回路だけを切換えて高速アクセスを実現し
ている。
上記従来技術は、同一リクエスト内の連続アドレスに対
するアクセスについて高速アクセスモードを利用するも
のであり、別リクエストで同−口ウアドレスのアクセス
を行う場合については考慮しておらず、このため、別リ
クエストでは、同一ロウアドレスのリクエストが頻発し
ている場合も。
するアクセスについて高速アクセスモードを利用するも
のであり、別リクエストで同−口ウアドレスのアクセス
を行う場合については考慮しておらず、このため、別リ
クエストでは、同一ロウアドレスのリクエストが頻発し
ている場合も。
ＲＡＳ （ロウアドレス・ストローブ）信号を一度落し
て、ＲＡＳ信号のプリチャージ時間を待って、再度ロウ
アドレス及びＲＡＳ信号を発行する必要があり、この間
の時間が無駄に消費されてメモリスループットを低下さ
せる問題があった。
て、ＲＡＳ信号のプリチャージ時間を待って、再度ロウ
アドレス及びＲＡＳ信号を発行する必要があり、この間
の時間が無駄に消費されてメモリスループットを低下さ
せる問題があった。
本発明の目的は、高速アクセスモードを利用した同一ロ
ウアドレス内の連続アクセスを複数のリクエストの範囲
にまで広げ、同一ロウアドレスのリクエストが頻発する
場合のメモリスループットの向上、アクセスタイムの高
速化を可能とするメモリ制御装置を提供することにある
。
ウアドレス内の連続アクセスを複数のリクエストの範囲
にまで広げ、同一ロウアドレスのリクエストが頻発する
場合のメモリスループットの向上、アクセスタイムの高
速化を可能とするメモリ制御装置を提供することにある
。
上記目的を達成するため、本発明のメモリ制御装置では
、アクセス要求元の送出するロウアドレスと現在アクセ
ス中のロウアドレスとを比較する手段と１両者が一致し
た場合、ロウアドレス・ストローブ信号を落さずに、現
在のメモリアクセスに引続いて上記アクセス要求元の送
出するカラムアドレスによりメモリアクセスを続行する
手段を有することを特徴としている。
、アクセス要求元の送出するロウアドレスと現在アクセ
ス中のロウアドレスとを比較する手段と１両者が一致し
た場合、ロウアドレス・ストローブ信号を落さずに、現
在のメモリアクセスに引続いて上記アクセス要求元の送
出するカラムアドレスによりメモリアクセスを続行する
手段を有することを特徴としている。
あるアクセス要求装置からのリクエストを受取ると、メ
モリ制御装置は、その対象とするロウアドレスを格納す
る。メモリアクセス動作中においては、現在アクセス中
のロウアドレスと前記格納ロウアドレスとが比較され、
一致したリクエストだけが選択的に受付けを許可される
。この受付けたリクエストが対象とするカラムアドレス
をアクセス要求装置から受取ると、メモリ制御装置は、
現在のメモリアクセスに引続いて、メモリアドレスを対
象カラムアドレスに切換え、カラムアドレス・ストロー
ブ信号を発行する。この動作は、ロウアドレス・ストロ
ーブ信号を落とすこと無く、即ち、高速アクセスモード
によって行われる。これによって、別すクエ・ストモー
ドについても効率的な高速アクセスモードの利用が実現
でき、メモリスループットが向上する。
モリ制御装置は、その対象とするロウアドレスを格納す
る。メモリアクセス動作中においては、現在アクセス中
のロウアドレスと前記格納ロウアドレスとが比較され、
一致したリクエストだけが選択的に受付けを許可される
。この受付けたリクエストが対象とするカラムアドレス
をアクセス要求装置から受取ると、メモリ制御装置は、
現在のメモリアクセスに引続いて、メモリアドレスを対
象カラムアドレスに切換え、カラムアドレス・ストロー
ブ信号を発行する。この動作は、ロウアドレス・ストロ
ーブ信号を落とすこと無く、即ち、高速アクセスモード
によって行われる。これによって、別すクエ・ストモー
ドについても効率的な高速アクセスモードの利用が実現
でき、メモリスループットが向上する。
以下、本発明の一実施例を図面を用いて、詳細に説明す
る。
る。
第１図は本発明の一実施例の全体構成例を示したブロッ
ク図で、１〜３はｎ台のアクセス要求装置（ＰＵ）、４
はメモリ制御装置（ＳＣＵ）、５は同一ロウアドレスに
対する高速アクセスモードを有するメモリ（ＭＳ）であ
る。
ク図で、１〜３はｎ台のアクセス要求装置（ＰＵ）、４
はメモリ制御装置（ＳＣＵ）、５は同一ロウアドレスに
対する高速アクセスモードを有するメモリ（ＭＳ）であ
る。
今、メモリＳ内のあるメモリアドレスをアクセスしてい
る場合、そのロウアドレス（ＲＡ）はロウアドレスレジ
スタ１８に格納されている。次に。
る場合、そのロウアドレス（ＲＡ）はロウアドレスレジ
スタ１８に格納されている。次に。
アクセス要求装置、例えばＰＵ （０）１からリクエス
ト信号ＲＥＱ （０）２４と共にアドレスバスＡＢ （
０）２１にロウアドレスが送出されると、リクエスト検
出回路６でリクエスト信号２４の立上りを検出し、アド
レスバス２１上のロウアドレスをロウアドレスレジスタ
７に格納する。同様にして、ＰＵ （１）２、ＰＵ （
ｎ）３からのメモリリクエストに伴うロウアドレスはそ
れぞれロウアドレスレジスタ８，９に格納される。この
ようにして、別のメモリリクエストが発生する都度、Ｐ
Ｕ （０）１〜ＰＵ （ｎ）３に対応するロウアドレス
レジスタ７〜９にロウアドレスが格納される。
ト信号ＲＥＱ （０）２４と共にアドレスバスＡＢ （
０）２１にロウアドレスが送出されると、リクエスト検
出回路６でリクエスト信号２４の立上りを検出し、アド
レスバス２１上のロウアドレスをロウアドレスレジスタ
７に格納する。同様にして、ＰＵ （１）２、ＰＵ （
ｎ）３からのメモリリクエストに伴うロウアドレスはそ
れぞれロウアドレスレジスタ８，９に格納される。この
ようにして、別のメモリリクエストが発生する都度、Ｐ
Ｕ （０）１〜ＰＵ （ｎ）３に対応するロウアドレス
レジスタ７〜９にロウアドレスが格納される。
ロウアドレスレジスタ７〜９に格納されたロウアドレス
は、比較器１０〜１２によってロウアドレスレジスタ１
８の現ロウアドレスと比較される。
は、比較器１０〜１２によってロウアドレスレジスタ１
８の現ロウアドレスと比較される。
メモリアクセス中は、ＭＳ制御回路２０のＷａｉＴ信号
１３は論理“０＃をとるので、ロウアドレス比較結果が
論理“１ｎのリクエストだけが選択的に優先回路１７の
入力となり得る。
１３は論理“０＃をとるので、ロウアドレス比較結果が
論理“１ｎのリクエストだけが選択的に優先回路１７の
入力となり得る。
今、ＰＵ （０）１からのリクエストに対応するロウア
ドレスが現ロウアドレスと一致し、優先回路１７を通し
て選択されたとすると、アクセプト信号ＡＣＰ （０）
２７がＰＵ （０）１に対して返却される。これに対し
て、ＰＵ （０）１はアドバンス信号ＡＤＢ （０）２
８で応答すると共に、アドレスバスＡＢ （０）２１に
今度はカラムアドレスを乗せる。この方ラムアドレスは
、カラムアドレスレジスタ１９に格納され、現在のメモ
リアクセスに引続いて１Ｍ５５に対するメモリアドレス
ＭＡとして送出される。この時、ＭＳ制御回路２０はロ
ウアドレスストローブ（ＲＡＳ）１号を落とすことなく
、次のカラムアドレスストローブ（ＣＡＳ）信号を発行
し、同一ロウアドレス内の高速アクセスを実現する。さ
らに、同一ロウアドレスのリクエストが残っている限り
においては、次々とカラムアドレスレジスタ１９へのカ
ラムアドレスの格納及びＭＳ５へのＣＡＳ信号の発行が
行われ、効率的な高速アクセスが続けられる。
ドレスが現ロウアドレスと一致し、優先回路１７を通し
て選択されたとすると、アクセプト信号ＡＣＰ （０）
２７がＰＵ （０）１に対して返却される。これに対し
て、ＰＵ （０）１はアドバンス信号ＡＤＢ （０）２
８で応答すると共に、アドレスバスＡＢ （０）２１に
今度はカラムアドレスを乗せる。この方ラムアドレスは
、カラムアドレスレジスタ１９に格納され、現在のメモ
リアクセスに引続いて１Ｍ５５に対するメモリアドレス
ＭＡとして送出される。この時、ＭＳ制御回路２０はロ
ウアドレスストローブ（ＲＡＳ）１号を落とすことなく
、次のカラムアドレスストローブ（ＣＡＳ）信号を発行
し、同一ロウアドレス内の高速アクセスを実現する。さ
らに、同一ロウアドレスのリクエストが残っている限り
においては、次々とカラムアドレスレジスタ１９へのカ
ラムアドレスの格納及びＭＳ５へのＣＡＳ信号の発行が
行われ、効率的な高速アクセスが続けられる。
その後、メモリアクセスが終了して、ＲＡＳ信号を落と
すに至るまでに、全てのアクセプト信号が発生しない場
合、ＭＳ制御回″ｉ＆２０は、ＲＡＳ信号を落としてＷ
ａｉＴ信号１３を論理パ１”にする。これにより全ての
リクエスト信号は、ロウアドレスの一致とは無関係に優
先回路１７の入力となり、そこで受付けられたリクエス
トに対応するロウアドレスが、新たに現ロウアドレスと
してロウアドレスレジスタ１８に格納される。
すに至るまでに、全てのアクセプト信号が発生しない場
合、ＭＳ制御回″ｉ＆２０は、ＲＡＳ信号を落としてＷ
ａｉＴ信号１３を論理パ１”にする。これにより全ての
リクエスト信号は、ロウアドレスの一致とは無関係に優
先回路１７の入力となり、そこで受付けられたリクエス
トに対応するロウアドレスが、新たに現ロウアドレスと
してロウアドレスレジスタ１８に格納される。
第２図は以上の動作をタイムチャートとして表わしたも
のである。まず、リクエストＲＥＱ （０）が受付けら
れて、メモリアドレスＭＡとしてロウアドレスＲＡ （
Ａ）、カラムアドレスＣＡ （Ｘ）が送出される。これ
に伴い、ＲＡＳ信号、ＣＡＳ信号が立上がる０次に、ロ
ウアドレスＲＡ （Ａ）のリクエストＲＥＱ （１）と
ロウアドレスＲＡ（Ｂ）のリクエストＲＥＱ （２）の
うち、ロウアドレスが現ロウアドレスと一致するリクエ
ストＲＥＱ （１）が選択的に受付けられ、カラムアド
レスＣＡ （Ｙ）の送出が許可される。これにより、Ｍ
Ｓ制御部としては、先のＲＡＳ信号を落とすことなく、
高速アクセスモード（ページモード）が実現される。こ
れに対して、ロウアドレスの一致検出を行わない従来技
術では、ＲＡＳ信号を一度落してプリチャージ時間を待
った後、再度ロウアドレス及びＲＡＳ信号を出すために
１本実施例では１マシンサイクル余計にか＼ることにな
る。これを第２図ではＭＡ’ 、ＲＡＳ’ 、ＣＡＳ’
で示している。
のである。まず、リクエストＲＥＱ （０）が受付けら
れて、メモリアドレスＭＡとしてロウアドレスＲＡ （
Ａ）、カラムアドレスＣＡ （Ｘ）が送出される。これ
に伴い、ＲＡＳ信号、ＣＡＳ信号が立上がる０次に、ロ
ウアドレスＲＡ （Ａ）のリクエストＲＥＱ （１）と
ロウアドレスＲＡ（Ｂ）のリクエストＲＥＱ （２）の
うち、ロウアドレスが現ロウアドレスと一致するリクエ
ストＲＥＱ （１）が選択的に受付けられ、カラムアド
レスＣＡ （Ｙ）の送出が許可される。これにより、Ｍ
Ｓ制御部としては、先のＲＡＳ信号を落とすことなく、
高速アクセスモード（ページモード）が実現される。こ
れに対して、ロウアドレスの一致検出を行わない従来技
術では、ＲＡＳ信号を一度落してプリチャージ時間を待
った後、再度ロウアドレス及びＲＡＳ信号を出すために
１本実施例では１マシンサイクル余計にか＼ることにな
る。これを第２図ではＭＡ’ 、ＲＡＳ’ 、ＣＡＳ’
で示している。
メモリ５に日立１１ＤＲＡＭ−ＨＭ５ Ｌ １０００（
ＩＭＸｌｂ、１００ｎｓ品、ページモード）を用いて本
発明を実施した所、素子レベルでメモリスループット及
びアクセスタイムについて以下のような結果が得られた
。
ＩＭＸｌｂ、１００ｎｓ品、ページモード）を用いて本
発明を実施した所、素子レベルでメモリスループット及
びアクセスタイムについて以下のような結果が得られた
。
まず、メモリスループットについて述べる。
２ｂのデータを読むのに、ＲＡＳ信号を２回発行して通
常アクセスモードで１ｂずつ２回に分けてアクセスする
場合と、ＲＡＳ信号は１回だけ発行して高速アクセスモ
ードを用いて続けて２ｂアクセスする場合とを比較する
と、前者は４４０ｎｓ（ＴＲｗ。×２）、後者は２９０
ｎｓ （ｒＲｗ。＋Ｔ、、）となり、サイクルタイムは
６６％に短縮された。データ幅４Ｂの場合のメモリスル
ープットとしては。
常アクセスモードで１ｂずつ２回に分けてアクセスする
場合と、ＲＡＳ信号は１回だけ発行して高速アクセスモ
ードを用いて続けて２ｂアクセスする場合とを比較する
と、前者は４４０ｎｓ（ＴＲｗ。×２）、後者は２９０
ｎｓ （ｒＲｗ。＋Ｔ、、）となり、サイクルタイムは
６６％に短縮された。データ幅４Ｂの場合のメモリスル
ープットとしては。
前者が９ＭＢ／Ｓ、後者が１４ＭＢ／Ｓとなった。
次に、アクセスタイムであるが、ロウアドレスの送出か
らアクセスする場合は、ＲＡＳ信号からのアクセスタイ
ム＝１００ｎｓ、これに対して、ロウアドレスが一致し
てカラムアドレスの送出からアクセスする場合は、ＣＡ
Ｓ信号からのアクセスタイム＝５Ｑｎｓとなり、５０％
に短縮された。
らアクセスする場合は、ＲＡＳ信号からのアクセスタイ
ム＝１００ｎｓ、これに対して、ロウアドレスが一致し
てカラムアドレスの送出からアクセスする場合は、ＣＡ
Ｓ信号からのアクセスタイム＝５Ｑｎｓとなり、５０％
に短縮された。
以上述べたうちで、メモリスループットの効果について
は、全リクエストのうちロウアドレスが現ロウアドレス
と一致する確率が５０％の場合の値であり、一致確率の
増減により効果も増減する。
は、全リクエストのうちロウアドレスが現ロウアドレス
と一致する確率が５０％の場合の値であり、一致確率の
増減により効果も増減する。
従って、本発明はある時間帯に各アクセス要求装置が使
用していメモリアドレスが局所化しているシステムで効
果が大きい、また。局所化の意味は、ロウアドレスの割
付は方に依存しており、正確に言えば、同一ロウアドレ
ス化の意味である。
用していメモリアドレスが局所化しているシステムで効
果が大きい、また。局所化の意味は、ロウアドレスの割
付は方に依存しており、正確に言えば、同一ロウアドレ
ス化の意味である。
特に効果が大きいと考えられるのは、アクセス要求装置
が前リクエストの終了を待たずに、おいてきぼりで次の
リクエストを発行している場合で、この時のアドレスは
局所化されたアドレスを使用している確率が高い。
が前リクエストの終了を待たずに、おいてきぼりで次の
リクエストを発行している場合で、この時のアドレスは
局所化されたアドレスを使用している確率が高い。
以上説明したように、本発明によれば、高速アクセスモ
ードの効率的利用によるメモリスループットの向上及び
現ロウアドレスと一致したリクエストに対するアクセス
タイムの高速化の効果がある。
ードの効率的利用によるメモリスループットの向上及び
現ロウアドレスと一致したリクエストに対するアクセス
タイムの高速化の効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作例を説明するためのタイムチャートである
。 １〜３・・・アクセス要求装置。 ４・・・メモリ制御装置、 ５・・・メモリ、６・・・
リクエスト検出回路、 ７〜９・・・ロウアドレス格納レジスタ、１０〜１２・
・・比較器、 １７・・・優先回路、１８・・・現ロウ
アドレス格納レジスタ。 １９・・・カラムアドレス格納レジスタ、２０・・・Ｍ
Ｓ制御回路。
第１図の動作例を説明するためのタイムチャートである
。 １〜３・・・アクセス要求装置。 ４・・・メモリ制御装置、 ５・・・メモリ、６・・・
リクエスト検出回路、 ７〜９・・・ロウアドレス格納レジスタ、１０〜１２・
・・比較器、 １７・・・優先回路、１８・・・現ロウ
アドレス格納レジスタ。 １９・・・カラムアドレス格納レジスタ、２０・・・Ｍ
Ｓ制御回路。
Claims (1)
- （１）ロウアドレスとカラムアドレスを持つメモリを制
御するメモリ制御装置において、 アクセス要求元の送出するロウアドレス（以下、アクセ
ス要求ロウアドレスという）と現在アクセス中のロウア
ドレス（以下、現ロウアドレスという）とを比較する手
段と、 上記アクセス要求ロウアドレスと現ロウアドレスが一致
すると、ロウアドレス・ストローブ信号を落さずに、現
在のメモリアクセスに引続いて上記アクセス要求元の送
出するカラムアドレスによりメモリアクセスを続行する
手段とを有することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185605A JPH0237592A (ja) | 1988-07-27 | 1988-07-27 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185605A JPH0237592A (ja) | 1988-07-27 | 1988-07-27 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237592A true JPH0237592A (ja) | 1990-02-07 |
Family
ID=16173725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185605A Pending JPH0237592A (ja) | 1988-07-27 | 1988-07-27 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002218753A (ja) * | 2001-01-16 | 2002-08-02 | Ohira Denshi Kk | スイッチング電源装置 |
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
-
1988
- 1988-07-27 JP JP63185605A patent/JPH0237592A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| JP2002218753A (ja) * | 2001-01-16 | 2002-08-02 | Ohira Denshi Kk | スイッチング電源装置 |
| JP4644950B2 (ja) * | 2001-01-16 | 2011-03-09 | 大平電子株式会社 | スイッチング電源装置 |
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