JP2900892B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2900892B2 JP2900892B2 JP22990396A JP22990396A JP2900892B2 JP 2900892 B2 JP2900892 B2 JP 2900892B2 JP 22990396 A JP22990396 A JP 22990396A JP 22990396 A JP22990396 A JP 22990396A JP 2900892 B2 JP2900892 B2 JP 2900892B2
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Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に係
り、特にメモリコントローラとグラフィックコントロー
ラとでメモリを共用した情報処理装置に関する。
り、特にメモリコントローラとグラフィックコントロー
ラとでメモリを共用した情報処理装置に関する。
【０００２】
【従来の技術】図２は従来の情報処理装置の一例の構成
図を示す。同図において、メモリコントローラ１から３
つのダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）バンク３、４及び５にはロウ・アドレス・ストロ
ーブ（ＲＡＳ）信号線７、９及び１０が個別に接続さ
れ、カラム・アドレス・ストローブ（ＣＡＳ（７：
０））／ＭＡ（１１：０）／ＭＷＥ信号線８が３つのＤ
ＲＡＭバンク３〜５に共通に接続されている。
図を示す。同図において、メモリコントローラ１から３
つのダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）バンク３、４及び５にはロウ・アドレス・ストロ
ーブ（ＲＡＳ）信号線７、９及び１０が個別に接続さ
れ、カラム・アドレス・ストローブ（ＣＡＳ（７：
０））／ＭＡ（１１：０）／ＭＷＥ信号線８が３つのＤ
ＲＡＭバンク３〜５に共通に接続されている。
【０００３】また、グラフィックコントローラ２はＣＡ
Ｓ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号線８とＲ
ＡＳ信号線１０にそれぞれワイヤードＯＲ接続され、更
に、３つのＤＲＡＭバンク３〜５からのそれぞれのメモ
リデータ（ＭＤ（６３：０））信号線１２がメモリコン
トローラ１と共に共通に接続されている。これにより、
ＤＲＡＭバンク５がメモリコントローラ１とグラフィッ
クコントローラ２により共有されている。
Ｓ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号線８とＲ
ＡＳ信号線１０にそれぞれワイヤードＯＲ接続され、更
に、３つのＤＲＡＭバンク３〜５からのそれぞれのメモ
リデータ（ＭＤ（６３：０））信号線１２がメモリコン
トローラ１と共に共通に接続されている。これにより、
ＤＲＡＭバンク５がメモリコントローラ１とグラフィッ
クコントローラ２により共有されている。
【０００４】この従来の情報処理装置の動作について説
明する。グラフィックコントローラ２がＤＲＡＭバンク
５にアクセスする場合、メモリコントローラ１に対して
ＭＲＥＱ１６をアサートし、ＤＲＡＭバンク５の使用権
を要求する。これにより、メモリコントローラ１がグラ
フィックコントローラ２へ信号線１５を介して供給する
ＭＧＮＴ信号をアサートして使用許可を示した後、グラ
フィックコントローラ２はＤＲＡＭバンク５にアクセス
することが可能となる。
明する。グラフィックコントローラ２がＤＲＡＭバンク
５にアクセスする場合、メモリコントローラ１に対して
ＭＲＥＱ１６をアサートし、ＤＲＡＭバンク５の使用権
を要求する。これにより、メモリコントローラ１がグラ
フィックコントローラ２へ信号線１５を介して供給する
ＭＧＮＴ信号をアサートして使用許可を示した後、グラ
フィックコントローラ２はＤＲＡＭバンク５にアクセス
することが可能となる。
【０００５】この場合、ＣＡＳ（７：０）／ＭＡ（１
１：０）／ＭＷＥ信号線８、ＲＡＳ信号線１０及びＭＤ
（６３：０）信号線１２は、すべてグラフィックコント
ローラ２の制御下におかれる。
１：０）／ＭＷＥ信号線８、ＲＡＳ信号線１０及びＭＤ
（６３：０）信号線１２は、すべてグラフィックコント
ローラ２の制御下におかれる。
【０００６】
【発明が解決しようとする課題】しかるに、従来の情報
処理装置では、上記のようにグラフィックコントローラ
２がＤＲＡＭバンク５に対するアクセスが可能となり、
それにより一旦ＤＲＡＭバンク５をアクセスすると、Ｃ
ＡＳ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号線８、
ＲＡＳ信号線１０及びＭＤ（６３：０）信号線１２は、
すべてグラフィックコントローラ２の制御下に置かれる
ため、メモリコントローラ１はＤＲＡＭバンク３〜５を
アクセスすることができないという問題がある。
処理装置では、上記のようにグラフィックコントローラ
２がＤＲＡＭバンク５に対するアクセスが可能となり、
それにより一旦ＤＲＡＭバンク５をアクセスすると、Ｃ
ＡＳ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号線８、
ＲＡＳ信号線１０及びＭＤ（６３：０）信号線１２は、
すべてグラフィックコントローラ２の制御下に置かれる
ため、メモリコントローラ１はＤＲＡＭバンク３〜５を
アクセスすることができないという問題がある。
【０００７】本発明は上記の点に鑑みなされたもので、
グラフィックコントローラがメモリアクセスを行ってい
ても、グラフィックコントローラが使用していないメモ
リバンクをメモリコントローラにアクセス可能となるよ
うにし、グラフィックコントローラからのアクセスによ
るメモリコントローラの性能低下を防止し得る情報処理
装置を提供することを目的とする。
グラフィックコントローラがメモリアクセスを行ってい
ても、グラフィックコントローラが使用していないメモ
リバンクをメモリコントローラにアクセス可能となるよ
うにし、グラフィックコントローラからのアクセスによ
るメモリコントローラの性能低下を防止し得る情報処理
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、複数のメモリバンクと、複数のメモリバ
ンクのうち任意のメモリバンクをアクセス可能な第１の
コントローラと、複数のメモリバンクのうち所定の一の
メモリバンクをアクセス可能な第２のコントローラと、
第１のコントローラからの制御信号に基づき、複数のメ
モリバンクのうち所定の一のメモリバンクを除く残りの
すべてのメモリバンクと第１のコントローラとの間の双
方向の第１のデータ線と、所定の一のメモリバンクと第
２のコントローラとの間の双方向の第２のデータ線とを
接続又は分離する双方向バッファとを有し、第１のコン
トローラは、第２のコントローラからの所定の一のメモ
リバンクへのアクセス要求に基づき、アクセス可能のと
きに許可信号を第２のコントローラへ送出すると共に、
双方向バッファへ制御信号を送出して第１のデータ線と
第２のデータ線とを分離制御するように構成したもので
ある。
め、本発明は、複数のメモリバンクと、複数のメモリバ
ンクのうち任意のメモリバンクをアクセス可能な第１の
コントローラと、複数のメモリバンクのうち所定の一の
メモリバンクをアクセス可能な第２のコントローラと、
第１のコントローラからの制御信号に基づき、複数のメ
モリバンクのうち所定の一のメモリバンクを除く残りの
すべてのメモリバンクと第１のコントローラとの間の双
方向の第１のデータ線と、所定の一のメモリバンクと第
２のコントローラとの間の双方向の第２のデータ線とを
接続又は分離する双方向バッファとを有し、第１のコン
トローラは、第２のコントローラからの所定の一のメモ
リバンクへのアクセス要求に基づき、アクセス可能のと
きに許可信号を第２のコントローラへ送出すると共に、
双方向バッファへ制御信号を送出して第１のデータ線と
第２のデータ線とを分離制御するように構成したもので
ある。
【０００９】本発明では、第２のコントローラが所定の
一のメモリバンクをアクセスするために第１のコントロ
ーラに対してアクセス要求を出すと、第１のコントロー
ラがそのアクセスが可能かどうか判断し、可能であると
きのみ許可信号を第２のコントローラへ供給すると共
に、双方向バッファへ制御信号を送出して第１のデータ
線と第２のデータ線とを分離制御するため、第２のコン
トローラが所定の一のメモリバンクをアクセスしている
ときには、第１のコントローラはこれとは独立して所定
の一のメモリバンクを除く残りのすべてのメモリバンク
のうち任意のメモリバンクにアクセスすることが可能と
なる。
一のメモリバンクをアクセスするために第１のコントロ
ーラに対してアクセス要求を出すと、第１のコントロー
ラがそのアクセスが可能かどうか判断し、可能であると
きのみ許可信号を第２のコントローラへ供給すると共
に、双方向バッファへ制御信号を送出して第１のデータ
線と第２のデータ線とを分離制御するため、第２のコン
トローラが所定の一のメモリバンクをアクセスしている
ときには、第１のコントローラはこれとは独立して所定
の一のメモリバンクを除く残りのすべてのメモリバンク
のうち任意のメモリバンクにアクセスすることが可能と
なる。
【００１０】ここで、上記の第１のコントローラはメモ
リコントローラであり、第２のコントローラはグラフィ
ックコントローラであることを特徴とする。
リコントローラであり、第２のコントローラはグラフィ
ックコントローラであることを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００１２】図１は本発明になる情報処理装置の一実施
の形態の構成図を示す。同図中、図２と同一構成部分に
は同一符号を付してある。図２に示すように、この実施
の形態の情報処理装置は、メモリコントローラ１、グラ
フィックコントローラ２、３つのＤＲＡＭバンク３〜
５、双方向バッファ６から構成されている。
の形態の構成図を示す。同図中、図２と同一構成部分に
は同一符号を付してある。図２に示すように、この実施
の形態の情報処理装置は、メモリコントローラ１、グラ
フィックコントローラ２、３つのＤＲＡＭバンク３〜
５、双方向バッファ６から構成されている。
【００１３】第１のＤＲＡＭバンク３はメモリコントロ
ーラ１より信号線７及び信号線８を介してＲＡＳ信号や
ＣＡＳ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号が入
力され、ＭＤ（６３：０）線１２を介してメモリコント
ローラ１よりＭＤ（６３：０）信号を入出力する。同様
に、第２のＤＲＡＭバンク４はメモリコントローラ１よ
り信号線７及び信号線８を介してＲＡＳ信号やＣＡＳ
（７：０）／ＭＡ（１１：０）／ＭＷＥ信号が入力さ
れ、ＭＤ（６３：０）線１２を介してメモリコントロー
ラ１よりＭＤ（６３：０）信号を入出力する。
ーラ１より信号線７及び信号線８を介してＲＡＳ信号や
ＣＡＳ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号が入
力され、ＭＤ（６３：０）線１２を介してメモリコント
ローラ１よりＭＤ（６３：０）信号を入出力する。同様
に、第２のＤＲＡＭバンク４はメモリコントローラ１よ
り信号線７及び信号線８を介してＲＡＳ信号やＣＡＳ
（７：０）／ＭＡ（１１：０）／ＭＷＥ信号が入力さ
れ、ＭＤ（６３：０）線１２を介してメモリコントロー
ラ１よりＭＤ（６３：０）信号を入出力する。
【００１４】第３のＤＲＡＭバンク５は上記の第１及び
第２のＤＲＡＭバンク３及び４と異なり、メモリコント
ローラ１とグラフィックコントローラ２より信号線１０
を介してＲＡＳ信号が、また信号線１１を介してＳＣＡ
Ｓ（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号が入力
され、信号線１４を介してグラフィックコントローラ２
又は双方向バッファ６よりＧＤ（６３：０）信号が入出
力される。
第２のＤＲＡＭバンク３及び４と異なり、メモリコント
ローラ１とグラフィックコントローラ２より信号線１０
を介してＲＡＳ信号が、また信号線１１を介してＳＣＡ
Ｓ（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号が入力
され、信号線１４を介してグラフィックコントローラ２
又は双方向バッファ６よりＧＤ（６３：０）信号が入出
力される。
【００１５】双方向バッファ６はメモリコントローラ１
より信号線１１を介して入力されたバッファ制御信号に
より制御され、メモリコントローラ１より信号線１２を
介して入出力されたＭＤ（６３：０）信号を信号線１４
へ入出力するか、あるいは入出力をディスエーブルとす
る。すなわち、双方向バッファ６は、第１乃至第３のメ
モリバンク３〜５のうち第３のメモリバンク５を除く残
りのすべてのメモリバンク３及び４とメモリコントロー
ラ１との間の双方向の第１のデータ線１２と、第３のメ
モリバンク５とグラフィックコントローラ２との間の双
方向の第２のデータ線１４とを、前記バッファ制御信号
に基づき接続又は分離する。
より信号線１１を介して入力されたバッファ制御信号に
より制御され、メモリコントローラ１より信号線１２を
介して入出力されたＭＤ（６３：０）信号を信号線１４
へ入出力するか、あるいは入出力をディスエーブルとす
る。すなわち、双方向バッファ６は、第１乃至第３のメ
モリバンク３〜５のうち第３のメモリバンク５を除く残
りのすべてのメモリバンク３及び４とメモリコントロー
ラ１との間の双方向の第１のデータ線１２と、第３のメ
モリバンク５とグラフィックコントローラ２との間の双
方向の第２のデータ線１４とを、前記バッファ制御信号
に基づき接続又は分離する。
【００１６】次に、本実施の形態の動作について説明す
る。メモリコントローラ１が信号線７、９及び１０へ出
力する各ＲＡＳ信号は、互いに排他であり、同時には出
力されない。また、グラフィックコントローラ２が信号
線１０へ出力するＲＡＳ信号と、信号線１１へ出力する
ＳＣＡＳ（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号
は、メモリコントローラ１から信号線１５を介して入力
されるＭＧＮＴ信号（メモリグラント信号：使用許可信
号）がアクティブ時のみ出力され、ＭＧＮＴ信号がイン
アクティブの時には出力されない。
る。メモリコントローラ１が信号線７、９及び１０へ出
力する各ＲＡＳ信号は、互いに排他であり、同時には出
力されない。また、グラフィックコントローラ２が信号
線１０へ出力するＲＡＳ信号と、信号線１１へ出力する
ＳＣＡＳ（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号
は、メモリコントローラ１から信号線１５を介して入力
されるＭＧＮＴ信号（メモリグラント信号：使用許可信
号）がアクティブ時のみ出力され、ＭＧＮＴ信号がイン
アクティブの時には出力されない。
【００１７】一方、メモリコントローラ１は上記ＭＧＮ
Ｔ信号がインアクティブ時に、信号線１１へＳＣＡＳ
（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号を出力
し、ＭＧＮＴ信号がアクティブの時は出力しない。これ
により、メモリコントローラ１及びグラフィックコント
ローラ２から信号線１１へのＳＣＡＳ（７：０）／ＳＭ
Ａ（１１：０）／ＳＷＥ信号の衝突（バスファイト）を
防止できる。
Ｔ信号がインアクティブ時に、信号線１１へＳＣＡＳ
（７：０）／ＳＭＡ（１１：０）／ＳＷＥ信号を出力
し、ＭＧＮＴ信号がアクティブの時は出力しない。これ
により、メモリコントローラ１及びグラフィックコント
ローラ２から信号線１１へのＳＣＡＳ（７：０）／ＳＭ
Ａ（１１：０）／ＳＷＥ信号の衝突（バスファイト）を
防止できる。
【００１８】同様に、メモリコントローラ１とグラフィ
ックコントローラ２によって共有された信号線１０での
バスファイトを防止するため、グラフィックコントロー
ラ２が前記ＲＡＳ信号を信号線１０へ出力する場合、前
もってＭＲＥＱ信号をメモリコントローラ１へ出力し、
メモリコントローラ１よりＭＧＮＴ信号が入力後にＲＡ
Ｓ信号の出力が可能となるようにされている。
ックコントローラ２によって共有された信号線１０での
バスファイトを防止するため、グラフィックコントロー
ラ２が前記ＲＡＳ信号を信号線１０へ出力する場合、前
もってＭＲＥＱ信号をメモリコントローラ１へ出力し、
メモリコントローラ１よりＭＧＮＴ信号が入力後にＲＡ
Ｓ信号の出力が可能となるようにされている。
【００１９】ここで、グラフィックコントローラ２が第
３のＤＲＡＭバンク５より信号線１４へデータＧＤ（６
３：０）を読み出すものとすると、このときはグラフィ
ックコントローラ２はまず、信号線１６を介してメモリ
コントローラ１へ出力するメモリ使用要求信号であるＭ
ＲＥＱ信号をアサートする。このＭＲＥＱ信号を受けた
メモリコントローラ１は、第３のＤＲＡＭバンク５をア
クセスしていない場合は、信号線１５を介してグラフィ
ックコントローラ２へ出力するＭＧＮＴ信号をアサート
する。
３のＤＲＡＭバンク５より信号線１４へデータＧＤ（６
３：０）を読み出すものとすると、このときはグラフィ
ックコントローラ２はまず、信号線１６を介してメモリ
コントローラ１へ出力するメモリ使用要求信号であるＭ
ＲＥＱ信号をアサートする。このＭＲＥＱ信号を受けた
メモリコントローラ１は、第３のＤＲＡＭバンク５をア
クセスしていない場合は、信号線１５を介してグラフィ
ックコントローラ２へ出力するＭＧＮＴ信号をアサート
する。
【００２０】このＭＧＮＴ信号を受けて、グラフィック
コントローラ２は信号線１０へ出力するＲＡＳ信号と信
号線１１へ出力するＳＣＡＳ（７：０）／ＳＭＡ（１
１：０）／ＳＷＥ信号をそれぞれアサートし、第３のＤ
ＲＡＭバンク５より信号線１４へＧＤ（６３：０）信号
を読み出す。
コントローラ２は信号線１０へ出力するＲＡＳ信号と信
号線１１へ出力するＳＣＡＳ（７：０）／ＳＭＡ（１
１：０）／ＳＷＥ信号をそれぞれアサートし、第３のＤ
ＲＡＭバンク５より信号線１４へＧＤ（６３：０）信号
を読み出す。
【００２１】また、メモリコントローラ１は前記ＭＧＮ
Ｔ信号をアサートすると同時に、信号線１３を介して双
方向バッファ６に対してバッファ制御信号を供給し、信
号線１２のメモリデータ信号であるＭＤ（６３：０）信
号と、前記信号線１４のグラフィックデータ信号である
ＧＤ（６３：０）信号とを分離する（信号線１２と１４
を分離する）。
Ｔ信号をアサートすると同時に、信号線１３を介して双
方向バッファ６に対してバッファ制御信号を供給し、信
号線１２のメモリデータ信号であるＭＤ（６３：０）信
号と、前記信号線１４のグラフィックデータ信号である
ＧＤ（６３：０）信号とを分離する（信号線１２と１４
を分離する）。
【００２２】従って、前記ＭＧＮＴ信号のアサートがあ
っても、信号線７、９の各ＲＡＳ信号、信号線８のＣＡ
Ｓ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号及び信号
線１２のＭＤ（６３：０）信号はグラフィックコントロ
ーラ２が全く使用しないため、メモリコントローラ１は
第１及び第２のＤＲＡＭバンク３及び４のいずれにもア
クセスすることが可能となる。
っても、信号線７、９の各ＲＡＳ信号、信号線８のＣＡ
Ｓ（７：０）／ＭＡ（１１：０）／ＭＷＥ信号及び信号
線１２のＭＤ（６３：０）信号はグラフィックコントロ
ーラ２が全く使用しないため、メモリコントローラ１は
第１及び第２のＤＲＡＭバンク３及び４のいずれにもア
クセスすることが可能となる。
【００２３】なお、上記の実施の形態ではメモリバンク
の数は、３個としたがこれに限定されるものではないこ
とは勿論である。また、グラフィックコントローラ２の
代わりにハードディスクコントローラなども使用可能で
ある。
の数は、３個としたがこれに限定されるものではないこ
とは勿論である。また、グラフィックコントローラ２の
代わりにハードディスクコントローラなども使用可能で
ある。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
第２のコントローラが所定の一のメモリバンクをアクセ
スしているときには、第１のコントローラはこれとは独
立して所定の一のメモリバンクを除く残りのすべてのメ
モリバンクのうち任意のメモリバンクにアクセスするこ
とができるため、従来はできなかった第２のコントロー
ラがメモリアクセスを行っているときの第１のコントロ
ーラによるメモリバンクへのアクセスができ、従来に比
べて情報処理の効率をより向上することができる。
第２のコントローラが所定の一のメモリバンクをアクセ
スしているときには、第１のコントローラはこれとは独
立して所定の一のメモリバンクを除く残りのすべてのメ
モリバンクのうち任意のメモリバンクにアクセスするこ
とができるため、従来はできなかった第２のコントロー
ラがメモリアクセスを行っているときの第１のコントロ
ーラによるメモリバンクへのアクセスができ、従来に比
べて情報処理の効率をより向上することができる。
【図１】本発明の一実施の形態の構成図である。
【図２】従来の一例の構成図である。
１ メモリコントローラ（第１のコントローラ） ２ グラフィックコントローラ（第２のコントローラ） ３ 第１のＤＲＡＭバンク ４ 第２のＤＲＡＭバンク ５ 第３のＤＲＡＭバンク ６ 双方向バッファ ７、９、１０ ＲＡＳ信号線 ８ ＣＡＳ／ＭＡ／ＭＷＥ信号線 １１ ＳＣＡＳ／ＳＭＡ／ＳＷＥ信号線 １２ ＭＤ信号線 １３ バッファ制御信号線 １４ ＧＤ信号線 １５ ＭＧＮＴ信号線 １６ ＭＲＥＱ信号線
Claims (2)
- 【請求項１】 複数のメモリバンクと、 前記複数のメモリバンクのうち任意のメモリバンクをア
クセス可能な第１のコントローラと、 前記複数のメモリバンクのうち所定の一のメモリバンク
をアクセス可能な第２のコントローラと、 前記第１のコントローラからの制御信号に基づき、前記
複数のメモリバンクのうち前記所定の一のメモリバンク
を除く残りのすべてのメモリバンクと前記第１のコント
ローラとの間の双方向の第１のデータ線と、前記所定の
一のメモリバンクと前記第２のコントローラとの間の双
方向の第２のデータ線とを接続又は分離する双方向バッ
ファとを有し、前記第１のコントローラは、前記第２の
コントローラからの前記所定の一のメモリバンクへのア
クセス要求に基づき、アクセス可能のときに許可信号を
前記第２のコントローラへ送出すると共に、前記双方向
バッファへ前記制御信号を送出して前記第１のデータ線
と前記第２のデータ線とを分離制御することを特徴とす
る情報処理装置。 - 【請求項２】 前記第１のコントローラはメモリコント
ローラであり、前記第２のコントローラはグラフィック
コントローラであることを特徴とする請求項１記載の情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22990396A JP2900892B2 (ja) | 1996-08-30 | 1996-08-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22990396A JP2900892B2 (ja) | 1996-08-30 | 1996-08-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074165A JPH1074165A (ja) | 1998-03-17 |
| JP2900892B2 true JP2900892B2 (ja) | 1999-06-02 |
Family
ID=16899543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22990396A Expired - Fee Related JP2900892B2 (ja) | 1996-08-30 | 1996-08-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900892B2 (ja) |
-
1996
- 1996-08-30 JP JP22990396A patent/JP2900892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074165A (ja) | 1998-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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