JPH11232180A

JPH11232180A - データ処理装置

Info

Publication number: JPH11232180A
Application number: JP10028819A
Authority: JP
Inventors: Hideki Murahashi; 英樹村橋; Toru Shonai; 亨庄内; Yukie Hashimoto; 由希枝橋本; Hiroshi Nishii; 浩士西井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-10
Filing date: 1998-02-10
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】二重化メモリ装置間で書込み信号を高速に転送
する。【解決手段】アクト系システム１ａの第一メモリ制御部
３０ａがメモリバス５０ａにメモリ装置５ａにデータを
書込むためのメモリアクセス信号を供給したとき、メモ
リ装置５ａを構成する二重化メモリ、例えば１０ａが、
切替え器７００を介してこの信号をメモリ部８００に供
給する。書込み検出回路１５０が、この信号から書込み
要求の発生を検出し、メモリ間通信部９００がその要求
が指定するアドレスと書込みデータをそれぞれ含む二つ
のパケットを作成し、同軸ケーブル等の通信路９５０を
介してビットシリアルにスタンバイ系システム１ｂ内の
対応する二重化メモリ１０ｂに転送する。そこではメモ
リ制御信号生成回路４５０が、受信された二つのパケッ
トが指定する書込みを実行する。リフレッシュも同様に
リフレッシュ検出回路２００と回路４５０により処理さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクト（運用）系
メモリ装置と、そのメモリ装置のコピーを保持するスタ
ンバイ（待機）系メモリ装置とを有するデータ処理装置
に関する。

【０００２】

【従来の技術】一般に、実時間型のデータ処理システム
では、処理の連続性や信頼性を確保するためにアクト系
システムとスタンバイ系システムという二重化システム
により構成され、アクト系システムに障害が発生する
と、スタンバイ系システムが処理を瞬時に引き継ぐよう
になっている。この場合、障害発生前の処理データをア
クト系システムのメモリ装置（以下、単にアクト系のメ
モリ装置と呼ぶことがある）からスタンバイ系システム
のメモリ装置（以下、単にスタンバイ系のメモリ装置と
呼ぶことがある）に瞬時に引き継がせる必要がある。

【０００３】この処理データの引き継ぎ方法として一般
に知られている方法では、アクト系のプロセッサが、ア
クト系のメモリ装置にメモリ書込み要求をするたびに、
アクト系のメモリ装置がメモリ書込みを実行すると同時
に、メモリ装置間の適当なデータ転送手段によりスタン
バイ系メモリ装置へ書込みアドレスと書込みデータの情
報が転送される。スタンバイ系メモリ装置は、転送され
た書込みアドレスに転送されたデータを書込む。この結
果、両系のメモリ装置の内容の一致制御を実時間で行
う。

【０００４】例えば、特開平３−１４８７３７号公報
（以下、第１の従来技術という）には、アクト系のメモ
リ装置とスタンバイ系のメモリ装置の間で書込み要求を
転送する手段として、アクト系とスタンバイ系の各々に
メモリ装置間通信回路が設けられ、これらの通信回路
が、メモリ装置間バスによりアクト系で発生したメモリ
書込み情報をスタンバイ系に送信している。各系では、
上記メモリ装置間通信回路は、プロセッサバスを介して
プロセッサに接続されたプロセッサバス制御回路と、ア
クト系のメモリに接続されたメモリ制御装置とを結ぶバ
スに接続して設けられている。さらに、アクト系のメモ
リ装置へのアクセスと並行してスタンバイ系への書込み
情報の転送を実行するために、メモリ装置間通信回路内
にＦＩＦＯ形式で書込み情報を保持するバッファ回路を
設け、ここに複数の書込み情報を格納することも提案さ
れている。なお、使用されているメモリ装置に対してリ
フレッシュを行うか否かがＤＲＡＭ（ダイナミック・ラ
ム）であるか否かは記載されていない。

【０００５】特開平１−２７９３４５号公報（以下、第
２の従来技術という）には、アクト系のメモリ装置とス
タンバイ系のメモリ装置がＤＲＡＭで構成され、それら
のメモリ装置の間でのデータ転送手段としては、アドレ
ス線と制御線により構成される交差バスが使用され、こ
のアドレス線を介してアドレスと書込みデータが多重化
されて転送され、制御線を介して制御信号が転送される
ようになっている。両系のメモリ装置では、ＤＲＡＭ
（ダイナミック・ラム）が使用され、アクト系のメモリ
制御回路により発生されたリフレッシュ要求も上記交差
バスを介してスタンバイ系に転送され、スタンバイ系の
リフレッシュ動作がアクト系と同期して行われるように
なっている。

【０００６】

【発明が解決しようとする課題】上記第１，第２の従来
の技術に記載のような、両系のメモリ装置間をつなぐ交
差バスあるいはメモリ間バスを使用した場合には、これ
らのバスは、大量の信号線により構成されるため、各信
号線での信号の減衰あるいは信号線と基板の間の容量を
軽減することは難しく、転送速度自体は必ずしも高くは
ない。したがって、今後、プロセッサの処理能力が大き
くなった場合、プロセッサからメモリへの時間あたりの
書込み回数が増大するため、転送容量が不足するという
問題がある。たとえば１００ＭＢ／ｓｅｃの転送速度を
実現することは難しい。

【０００７】同じ理由により、アクト系とスタンバイ系
とを比較的長い距離だけ離れて配置することができなく
なる。たとえば、アクト系とスタンバイ系の距離を４−
５ｍとし、それらの間で１００ＭＢ／ｓｅｃの転送速度
を実現したい場合、交差バスを使用するとこのような長
距離にこのような高速の転送速度でデータを転送するこ
とは難しい。

【０００８】さらに、両系のメモリ装置間の転送速度が
十分に確保できないと、アクト系で発生した全てのメモ
リ書込み要求の一部をスタンバイ系に転送できなくな
り、スタンバイ系では書込み要求を取りこぼすことにな
る。このような書込み要求の取りこぼしを防止するに
は、メモリ書込み動作を一時的に停止することができる
ように、アクト系のメモリ制御回路を構成する必要があ
る。しかし、このようなメモリ制御回路は、複雑にな
り、高価になる。

【０００９】ところで、プロセッサの周辺回路をいくつ
かの集積回路にまとめた、いわゆるチップ・セットによ
りデータ処理装置を構成することにより、複雑な周辺回
路の設計を簡素化し、装置全体のコストを低減すること
ができる。また、チップ・セットは、プロセッサ、メモ
リ、バスの間の制御を最適に行う設計がされており、高
性能な計算機システムを容易に構成することができる。
しかし、チップ・セットは、プロセッサに合わせて様々
な種類が存在するが、パーソナル・コンピュータやワー
クステーション等の汎用目的の計算機に組み込むことを
前提として設計されているため、チップ・セットに含ま
れるメモリ・コントローラは、メモリの書込みサイクル
をチップ・セット外部からの要求に応じて延長または停
止する制御機能を有していない。したがって、スタンバ
イ系でメモリ書込み要求の取りこぼしが発生するような
２重系システムでは、チップ・セットを使用することが
できない。言い換えると、このような２重系システムに
チップ・セットを使用するには、スタンバイ系において
メモリ書込み要求の取りこぼしが発生しないように、メ
モリ書込み要求を高速にアクト系からスタンバイ系に転
送する転送回路を使用することが望ましい。

【００１０】本発明の目的は、スタンバイ系のメモリ装
置においてメモリ書込み要求を取りこぼしが生じないよ
うに、アクト系のメモリ装置からスタンバイ系のメモリ
装置に高速にメモリ書込み要求を転送できるデータ処理
装置を提供することである。

【００１１】本発明のより具体的な目的は、アクト系の
メモリ装置からスタンバイ系のメモリ装置にメモリ書込
み要求を取りこぼしなく高速に転送でき、チップセット
に含まれたメモリ制御回路を使用できるデータ処理装置
を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ処理装置では、アクト系システムと
スタンバイ系システムにそれぞれ使用される第１，第２
のシステムは、通信路により相互に接続され、第１のシ
ステムは、そのシステム内のメモリ制御部から供給され
たメモリ書込みのためのメモリアクセス信号に応答し
て、そのメモリアクセス信号で実行しようとするメモリ
書込み動作を指定するデジタルなメモリ動作指定情報を
生成するためのメモリアクセス検出回路と、上記生成さ
れたメモリ動作指定情報を上記スタンバイ系システムに
所定の通信路を介してビットシリアルに送信するための
通信部とをさらに有する。

【００１３】第２のシステムは、上記メモリ動作指定情
報を上記通信路を介して受信するための通信部と、受信
されたメモリ動作指定情報に応答して、その情報が指定
する書込み動作を第２のシステム内のメモリ部に対して
実行するためのメモリアクセス信号を生成し、そのシス
テム内の上記メモリ部に供給するためのメモリ制御信号
生成回路とをさらに有する。

【００１４】上記通信路として、例えば同軸ケーブルあ
るいは光ファイバのように減衰が少なくノイズも少ない
線路を使用し、各システム内の上記通信部として高速に
動作する回路を使用することにより、上記メモリ動作指
定信号を二つのシステム間で高速に転送できる。

【００１５】本発明による他のデータ処理装置では、第
１，第２のシステムは、所定の通信路により相互に接続
され、各システムは、そのシステム内のプロセッサに接
続されたプロセッサバスと、そのプロセッサバスとその
システム内のメモリ部とに接続されたチップセットとを
有し、そのシステム内のメモリ制御部は、上記チップセ
ットに含まれている。

【００１６】第１のシステムは、そのシステム内の上記
メモリ制御部から供給されたメモリ書込みのためのメモ
リアクセス信号に応答して、そのメモリアクセス信号で
実行しようとするメモリ書込み動作を指定するメモリ動
作指定情報を生成するためのメモリアクセス検出回路
と、上記生成されたメモリ動作指定情報を第２のシステ
ムに上記所定の通信路を介して送信するための通信部と
をさらに有する。

【００１７】第２のシステムは、上記メモリ動作指定情
報を上記通信路を介して受信するための通信部と、受信
されたメモリ動作指定情報に応答して、その情報が指定
する書込み動作を第２のシステム内の上記メモリ部に対
して実行するためのメモリアクセス信号を生成し、その
システム内の上記メモリ部に供給するためのメモリ制御
信号生成回路とをさらに有する。

【００１８】第１のシステム内の上記通信部と、上記通
信路と、第２のシステム内の上記通信部は、第１のシス
テム内の上記メモリアクセス検出回路により複数のメモ
リアクセス動作に対して順次生成される複数のメモリ動
作指定情報を、第１のシステムから第２のシステムに転
送可能に構成されている。

【００１９】

【発明の実施の形態】以下、本発明に係るデータ処理装
置を図面に示したの実施の形態を参照してさらに詳細に
説明する。なお、以下においては、同じ参照番号は同じ
ものもしくは類似のものを表すものとする。また、発明
の第２の実施の形態以降においては、発明の第１の実施
の形態との相違点を主に説明するに止める。

【００２０】＜発明の実施の形態１＞図１は、実時間型
のデータ処理システムを示し、このシステムは、処理の
連続性と信頼性を確保するために、アクト系システム１
ａとスタンバイ系システム１ｂにより二重化されてい
る。二つのシステムは同じ構造を有し、メモリ間通信路
１（９５０），メモリ間通信路２（９５２）、、、メモ
リ間通信路ｎ（９５４）により相互に接続されている。
アクト系システム１ａに障害が発生するとスタンバイ系
システム１ｂに処理が瞬時に引き継がれる。アクト系シ
ステム１ａは、プロセッサ２０ａとチップ・セット２５
ａとメモリ装置５ａにより構成される。メモリ装置５ａ
は、アクト系システムの主記憶として使用される。アク
ト系システム１ａのみがアプリケーション・プログラム
を実行するとする。スタンバイ系システム１ｂのプロセ
ッサ２０ｂは休止つまりＨａｌｔする。従って、プロセ
ッサ２０ｂはメモリ装置５ｂに対し書込みや読み出しを
行わない。

【００２１】アクト系システム１ａのメモリ装置５ａ
は、スタンバイ系システム１ｂのメモリ装置５ｂとの間
で二重化動作を行う。本実施の形態で実行されるメモリ
二重化のための第１の動作は、アクト系システム１ａの
プロセッサ２０ａがメモリ装置５ａに書込みを要求した
時に実行される。すなわち、メモリ装置５ａが、それに
含まれたメモリ素子に対して要求された書込みを行うの
と並行して、上記書込み動作を指定するディジタルなメ
モリ動作指定情報をアクト系システム１ａのメモリ装置
５ａがスタンバイ系システム１ｂのメモリ装置５ｂにビ
ットシリアルに転送する。より具体的には、上記メモリ
動作指定情報は書込みアドレスと書込みデータを含み、
メモリ装置５ａがこの情報をパケットにより転送する。
すなわち、メモリ装置５ａが書込みアドレスを含むパケ
ットと書込みデータを含むパケットを生成し、それぞれ
のパケットをスタンバイ系システム１ｂのメモリ装置５
ｂにメモリ間通信路９５０を用いてビットシリアルに転
送する。メモリ装置５ｂは、送信された書込みアドレス
と書込みデータを用いて書込みを実行する。

【００２２】本実施の形態で実行されるメモリ二重化の
ための第２の動作は、アクト系システム１ａの第１メモ
リ制御部５０ａがメモリ装置５ａにリフレッシュを要求
した時に実行される。すなわち、メモリ装置５ａが、こ
のリフレッシュ要求を含むメモリ動作指定情報として、
リフレッシュを要求する情報を含むパケットを生成し、
そのパケットをスタンバイ系システム１ｂのメモリ装置
５ｂにメモリ間通信路９５０を用いてビットシリアルに
転送する。

【００２３】アクト系システム１ａは、これらのパケッ
トを高速に転送するためにメモリ間通信部９００を有す
る。スタンバイ系システム１ｂも同様にメモリ間通信部
９００を有する。これらの回路は、メモリ書込み要求あ
るいはリフレッシュ要求がシステムで想定される最大の
発生頻度により発生したときでも、それらの要求を取り
こぼしなくアクト系システム１ａからスタンバイ系シス
テム１ｂに転送できる高速な通信回路により構成され
る。このような高速な通信回路は高価であるので、一つ
のパケットをビットシリアルに転送する。すなわち、こ
れらの通信回路は、上記パケットをビットシリアルに転
送しても上記メモリ書込み要求あるいはリフレッシュ要
求を取りこぼしなく転送可能なように、十分高速に動作
するように構成される。また、メモリ間通信路９５０、
９５１、９５２は、アクト系システム１ａとスタンバイ
系システム１ｂがかなりの距離だけ隔たっていてもそれ
らの間でパケットを高速に転送できるように、従来のバ
スに代えて同軸ケーブルあるいは信号の減衰およびノイ
ズが少ない他の線路により構成される。

【００２４】以下説明のため、特に断わりなきときは、
添字ａはアクト系システムに属する構成要素を表し、添
字ｂはスタンバイ系システムに属する構成要素を表すこ
とにする。

【００２５】プロセッサ２０ａは、プロセッサバス４０
ａを介してチップ・セット２５ａ内の第一メモリ制御部
３０ａにメモリ装置５ａに対する読み出し要求および書
込み要求を出力する。第一メモリ制御部３０ａは、いわ
ゆるメモリ・コントローラを示し、プロセッサ２０ａか
らのメモリ・アクセス要求に応じて、メモリバス５０ａ
上にアドレス信号、データ信号と制御信号とをメモリ装
置５ａに含まれたメモリ素子により定められたタイミン
グで発生する。ここで、メモリ装置５に読み出しまたは
書込みを要求する装置がプロセッサ２０ａ以外にも存在
する場合もある。例えばＰＣＩバス・コントローラ３３
ａがその例であり、この装置は、チップセット２５ａ内
で第一メモリ制御部３０ａに接続される。このＰＣＩバ
ス・コントローラ３３ａは、プロセッサ２０ａの指示に
よりＰＣＩバス３４ａに接続されたハード・ディスク
（図示せず）からデータを読み出し、第一メモリ制御部
３０ａを用いてメモリ装置５ａにＤＭＡ転送する。ま
た、メモリ装置５ａを構成するメモリ素子がＤＲＡＭの
ときには、第一メモリ制御部３０ａがリフレッシュ信号
を出力する。従って、メモリ装置５への読み出し、書込
み、リフレッシュはすべてメモリバス５０ａ上の信号に
網羅される。このＰＣＩバス・コントローラ３３ａに
は、プロセッサ２０ａに関する以下の説明がそのまま適
用できる。

【００２６】メモリ装置５ａは、ｎ（ｎは１または複
数）個の二重化メモリ１（１０ａ）、二重化メモリ２
（１２ａ）、、、二重化メモリｎ（１４ａ）によりイン
タリーブにて構成される。これらの２重化メモリは、二
重化メモリ１０ａ、１２ａ、１４ａは、互いに同じ構成
である。ここで、二重化メモリとは、メモリを二重化す
るための動作を実行可能なメモリ・モジュールの意味で
ある。各二重化メモリ１０ａ、１２ａまたは１４ａは、
第二メモリ制御部５００とメモリ間通信部９００と切替
え回路７００とメモリ部８００から構成される。メモリ
部８００は、複数のメモリ素子（メモリＬＳＩ）により
構成される。各二重化メモリ１０ａ、１２ａ、または１
４ａは、メモリ部８００が持つ信号線と同じ種類の信号
線を入出力インタフェースとして備え、この入出力イン
タフェースによりメモリバス５０ａに接続される。ま
た、各二重化メモリ１０ａ、１２ａまたは１４ａは、第
一メモリ制御部３０ａにメモリバス５０ａを用いて接続
される。

【００２７】図２を参照して、第一メモリ制御部３０ａ
と二重化メモリ１０ａ、１２ａ、１４ａの接続を詳しく
説明する。各二重化メモリ１０、１２、１４はそれぞれ
メモリバンク１（１１ａ）、メモリバンク２（１３ａ）
またはメモリバンクｎ（１５ａ）を構成する。メモリバ
ンク１（１１ａ）において、第一メモリ制御部３０ａと
二重化メモリ１（１０ａ）は、アドレスバス５１とデー
タ線１（５２）と制御線１（５３）とで接続される。メ
モリバンク２（１３ａ）において、第一メモリ制御部３
０ａと二重化メモリ２（１２ａ）は、アドレスバス５１
とデータ線２（５４）と制御線２（５５）で接続されて
いる。メモリバンクｎ（１５ａ）において、第一メモリ
制御部３０ａと二重化メモリｎ（１４ａ）は、アドレス
バス５１とデータ線ｎ（５６）と制御線ｎ（５７）で接
続されている。

【００２８】このように、主記憶をｎバンクで構成する
場合、ｎ個の二重化メモリを使用する。もちろん、ｎ＝
１の場合もある。このように異なるメモリバンクに属す
るメモリ素子には、異なるデータ線と異なる制御線を使
用する。プロセッサ２０ａがメモリ装置５ａに対して読
み出しまたは書込みを要求した場合、第一メモリ制御部
３０は、メモリ装置５ａに書込みまたは読み出しを行う
ために、アドレス線５１、いずれかのデータ線５２、５
４または５６、いずれかの制御線５３、５５または５７
を用いてメモリ素子の規格に合った信号の入出力を行
う。この結果、異なるメモリバンクのメモリ素子は、各
々独立にアクセス動作が可能である。

【００２９】第一メモリ制御部３０は、異なるメモリバ
ンクのメモリが各々独立にアクセス動作が可能であるこ
とを利用して、あるメモリバンクに対して発行したアク
セスが完了しないうちに、アクセスを行っていない別の
メモリバンクに対してアクセス要求を次々と発行するこ
とができる。一般には、これらのメモリバンクには順次
異なるメモリアドレスが割り当てられ、いわゆるメモリ
アドレスのインタリーブが実現される。このとき、プロ
セッサ２０ａが連続する複数のメモリアドレスに対して
アクセス要求を連続して発行した場合、それらのアクセ
ス要求は順次異なるメモリバンクにより処理される。し
たがって、これらのメモリバンクのアクセスサイクルよ
り短いピッチでこれらアクセス要求が発行されても、こ
れらのアクセス要求が順次処理されることになる。この
結果、メモリ装置５ａのアクセスサイクルを見かけ上短
くできる。

【００３０】各二重化メモリ１０ａ、１２ａ、１４ａ
は、各々独立した、メモリ間通信路９５０、９５２、９
５４を備えている。プロセッサ２０ａが、主記憶への書
込み要求を次々と発行した場合、第一メモリ制御部３０
ａは、メモリバンク１１ａ、１２ａ、、１５ａに対して
次々と書込みを行う。従って、各バンクにある二重化メ
モリ１０ａ、１２ａ、１４ａは、各々独立した、メモリ
間通信路９５０、９５２、９５４を用いて書込みデータ
を転送するため、転送の負荷を複数のメモリ間通信路９
５０、９５２、９５４を用いて、分散することができ
る。このため、メモリ装置５ａ全体として、書込みデー
タの転送容量を大きくすることができる。

【００３１】アクト系システム１ａの二重化メモリ１０
ａとスタンバイ系システム１ｂの二重化メモリ１０ｂ
は、二重化メモリ１０ａ内のメモリ間通信部９００と二
重化メモリ１０ｂ内のメモリ間通信部９００とメモリ間
通信路１（９５０）とで接続され、相互に通信を行うこ
とができる。同じように二重化メモリ１２ａと二重化メ
モリ１２ｂはメモリ間通信路２（９５２）を用いて接続
され、二重化メモリ１４ａと二重化メモリ１４ｂはメモ
リ間通信路ｎ（９５４）を用いて接続されている。

【００３２】図１に戻り、メモリ部８００を構成する一
つ又は複数のメモリ素子は、容量とコストの観点からは
ＤＲＡＭ（ダイナミック・ラム）であることが望まし
い。ＤＲＡＭには、ＦＰＭＤＲＡＭ（ファースト・ペ
ージモード・ダイナミック・ラム）、ＥＤＯＤＲＡＭ
（エクステンディド・データ・アウトプット・ダイナミ
ック・ラム）、ＳＤＲＡＭ（シンクロナス・ダイナミッ
ク・ラム）等様々な種類が存在するが、これらのいずれ
の種類のメモリ素子も使用可能である。以下では、メモ
リ装置５ａ、５ｂのメモリ部８００を構成するメモリ素
子がＦＰＭＤＲＡＭであるとし、第一メモリ制御部３
０ａ、３０ｂは、ＤＲＡＭを制御するＤＲＡＭコントロ
ーラであるとする。

【００３３】なお、より高速のメモリ素子を使用したい
ときには、ＳＲＡＭ（スタティック・ラム）を使用する
こともできる。その場合の装置動作は、以下の説明にお
いてリフレッシュを行わない点、および列アドレスと行
アドレスは時分割多重せずにメモリ部８００に入力され
る点で異なるのみである。

【００３４】切り替え回路７００は、メモリバス５０ａ
により第一メモリ制御部３０ａに接続され、さらに線６
００により第二メモリ制御部５００に接続されている。
切り替え回路７００は、自系がアクト系システムの場
合、第一メモリ制御部３０ａをメモリ部８００に接続
し、自系がスタンバイ系システムの場合、第二メモリ制
御部５００をメモリ部８００に接続する。すなわち、切
り替え回路７００は、メモリ部８００のメモリ素子のメ
モリ・コントローラを自系がアクト系かスタンバイ系か
に応じてそのメモリ部８００に接続する回路を切り替え
る。

【００３５】第二メモリ制御部５００は、書込み検出回
路１００と、リフレッシュ検出回路２００と、制御レジ
スタアクセス検出回路３００と、メモリ制御信号生成回
路４５０と、制御レジスタ４００とにより構成され、こ
れらの回路は全てメモリバス５０ａに接続されている。
書込み検出回路１００は、メモリバス５０ａ上の信号を
監視し、メモリの書込み信号を検出する。リフレッシュ
検出回路２００は、メモリバス５０ａ上の信号を監視
し、メモリのリフレッシュ信号を検出する。制御レジス
タアクセス検出回路３００は、メモリバス５０ａ上の信
号を監視し、制御レジスタ４００への書込み信号を検出
する。メモリ制御信号生成回路４５０は、２重化メモリ
１０がスタンバイ系メモリとして使用されているときに
メモリ部８００への書込みおよびリフレッシュを行うた
めの信号を生成する。制御レジスタ４００は、自系がア
クト系かスタンバイ系かの情報を保持する。また、書込
み検出回路１００はメモリ間通信部９００に線１５０に
より接続されている。リフレッシュ検出回路２００はメ
モリ間通信部９００に線２５０により接続されている。
メモリ制御信号生成回路４５０はメモリ間通信部９００
に線５５０により接続されている。また、制御レジスタ
４００は、制御レジスタアクセス検出回路３００に接続
されている。

【００３６】図１を用い、第二メモリ制御部５００の各
部の構成と機能を説明する。プロセッサ２０ａは、二重
化メモリ１０ａがアクト系の動作を行うのかスタンバイ
系の動作を行うのかを指定する情報を書込むときに、プ
ロセッサ２０ａは制御レジスタ４００をアクセスするた
めの特定のメモリ・アドレスへの書込み要求を発行す
る。制御レジスタアクセス検出回路３００は、その書込
み要求を検出し、その書込み要求で指定されたデータを
制御レジスタ４００に書込む。切り替え回路７００は、
制御レジスタ４００内の情報が自系がアクト系システム
であることを示す場合、第一メモリ制御部３０ａをメモ
リ部８００に接続し、その情報が自系がスタンバイ系シ
ステムであることを示す場合、第二メモリ制御部５００
をメモリ部８００に接続する。

【００３７】書込み検出回路１００は、メモリバス５０
ａ上の信号を監視し、プロセッサ２０ａが発行したメモ
リへの書込み要求を検出する。すなわち、書込み検出回
路１００は、プロセッサ２０ａが発行したメモリへの書
込み要求に応答して第一メモリ制御部３０ａがメモリバ
ス５０ａに出力した書込みを行うための信号を検出する
ことにより、その書込み要求を検出し、その書込み要求
が指定する書込み動作を指定するメモリ動作指定情報を
線１５０を用いてメモリ間通信部９００に転送する。こ
の情報は、書込みアドレスと書込みデータを含む。メモ
リ間通信部９００は、上記メモリ動作指定情報をメモリ
間通信路９５０を用いてビットシリアルにスタンバイ系
システム１ｂのメモリ間通信部９００に転送する。具体
的には書込みアドレスと上記書込みデータをそれぞれ含
む二つのパケットを転送する。

【００３８】アクト系システム１ａのメモリ部８００
は、切替え回路７００によりメモリバス５０ａを介し
て、第一メモリ制御部３０ａに接続されているため、メ
モリバス５０ａ上の書込み信号（書込みアドレスと書込
みデータとＲＡＳ、ＣＡＳ、ＷＥを含む）を用いてアク
ト系システムのメモリ部８００にあるメモリ素子に対し
て書込みが行われる。従って、アクト系システム１ａの
プロセッサ２０ａは、二重化メモリ１０ａに対して通常
の主記憶と同じように書込みをすることができる。

【００３９】一方、スタンバイ系システム１ｂのメモリ
間通信部９００は、上記メモリ間通信路９５０より上記
書込みアドレスと上記書込みデータをそれぞれ含む二つ
のパケットをビットシリアルに受け取り、線５５０を用
いて、上記書込みアドレスと上記書込みデータをメモリ
制御信号生成回路４５０に転送する。スタンバイ系シス
テム１ｂのメモリ制御信号生成回路４５０は、アクト系
システムのメモリ部８００に対する書込み信号と同じ書
込み信号（書込みアドレスと書込みデータとＲＡＳ、Ｃ
ＡＳ、ＷＥを含む）を生成する。切替え回路７００はこ
の信号をメモリ部８００に供給するので、このメモリ部
８００のメモリ素子に上記書込みアドレスと上記書込み
データを用いた書込みが実行される。

【００４０】以上より、アクト系システム１ａのプロセ
ッサ２０ａが主記憶に対し書込み要求をした場合、アク
ト系システム１ａのメモリ部８００に書込みが行われる
のと同時に、スタンバイ系システム１ｂのメモリ部８０
０のメモリ部８００にも同じ書込みアドレスと同じ書込
みデータを用いて書込みが行われる。したがって、二重
化メモリ１０ａと二重化メモリ１０ｂの間でメモリの二
重化動作が行われたことになる。アクト系システム１ａ
のメモリ間通信部９００とスタンバイ系システム１ｂの
メモリ間通信部９００は、プロセッサ２０ａにより発生
される書込み要求を取りこぼしなくパケットの形で転送
できるように十分高速な回路により構成される。

【００４１】なお、アクト系システム１ａのプロセッサ
２０ａが主記憶からの読み出しを要求したとき、第一メ
モリ制御部３０ａは、メモリバス５０ａ上に読み出し要
求信号を出力する。ここで、アクト系システム１ａのメ
モリ部８００は、切替え回路７００によりメモリバス５
０ａを介して、第一メモリ制御部３０ａに接続されてい
るため、読み出し要求信号がそのままアクト系システム
のメモリ部８００のメモリ素子に伝えられる。その結
果、アクト系システムのメモリ部８００のメモリ素子か
らデータの読み出しが行われ、読み出されたデータが、
メモリバス５０ａを介して第一メモリ制御部３０ａに返
送される。従って、アクト系システム１ａのプロセッサ
２０ａは、二重化メモリ１０ａに対して通常の主記憶と
同じように読み出しを実行することができる。

【００４２】次に、両系のメモリ部８００のリフレッシ
ュ動作について述べる。本実施の形態では、アクト系シ
ステム１ａの第一メモリ制御部３０ａがメモリ部８００
に対しリフレッシュを行った時、同時にスタンバイ系シ
ステム１ｂがメモリ部８００にも同様にリフレッシュ動
作を行う。リフレッシュ検出回路２００は、メモリバス
５０ａ上の信号を監視し、第一メモリ制御部３０ａがリ
フレッシュを行うための信号をメモリバス５０ａに出力
した時、そのリフレッシュ信号を検出し、線２５０を用
いて、リフレッシュを行ったことをメモリ間通信部９０
０に通知する。メモリ間通信部９００は、リフレッシュ
を示すデジタルなメモリ動作指定情報をメモリ間通信路
９５０を用いてスタンバイ系システム１ｂのメモリ間通
信部９００にビットシリアルに転送する。具体的にはリ
フレッシュを行った通知を含むパケットを転送する。

【００４３】上記リフレッシュを行った通知を含むパケ
ットを受け取ったスタンバイ系システム１ｂのメモリ間
通信部９００は、線５５０を用いて上記リフレッシュを
行った通知をメモリ制御信号生成回路４５０に転送す
る。スタンバイ系システム１ｂのメモリ制御信号生成回
路４５０は、切替え回路７００によりメモリ部８００に
接続されているため、メモリ制御信号生成回路４５０
は、第一メモリ制御部３０ａが生成したリフレッシュ信
号と同じリフレッシュ信号を生成することにより、メモ
リ部８００のメモリ素子に対しリフレッシュを行う。

【００４４】なお、アクト系システム１ａのメモリ部８
００は切替え回路７００によりメモリバス５０ａを介し
て第一メモリ制御部３０ａに接続されているため、メモ
リバス５０ａ上のリフレッシュ信号を用いてアクト系シ
ステムのメモリ部８００にあるメモリ素子に対してリフ
レッシュが行われる。

【００４５】以上より、アクト系システム１ａの第一メ
モリ制御部３０ａがメモリ装置５ａに対しリフレッシュ
を要求した場合、アクト系システム１ａのメモリ部８０
０にあるメモリ素子に対してリフレッシュが行れると同
時に、スタンバイ系システム１ｂのメモリ部８００にあ
るメモリ素子にも同様にリフレッシュが行われる。な
お、スタンバイ系システム１ｂの書込み検出回路１００
とリフレッシュ検出回路２００は利用されない。

【００４６】このように、アクト系システム１ａのメモ
リ装置５ａとスタンバイ系システム１ｂのメモリ装置５
ｂのリフレッシュを同期して行うので、二重化動作のた
めスタンバイ系システム１ｂのメモリ部８００に対し
て、書込み要求とリフレッシュ要求が同時に発生するこ
とがない。このため、書込み要求がリフレッシュ要求に
より待たされることがない。従って、スタンバイ系シス
テム１ｂのリフレッシュのためにアクト系システム１ａ
からスタンバイ系システム１ｂへ転送された書込み要求
が滞留することがない。さらに、すでに述べたように、
プロセッサ２０ａが次々と発生する書込み要求も取りこ
ぼしなくアクト系システム１ａからスタンバイ系システ
ム１ｂへ転送されるため、書込み要求の溢れ制御のため
の特別な回路を第一メモリ制御部３０ａに設ける必要は
ない。従って、市場に広く普及している高性能なチップ
・セット２５ａに含まれた第一メモリ制御部３０ａを用
いても問題が生じない。

【００４７】次に、二重化メモリ、たとえば１０ａの構
成と動作の詳しい説明を行う。図２に示したように、二
重化メモリ１０ａは、メモリバス５０ａ内のデータ線５
１、アドレス線５２、制御線５３により第一メモリ制御
部３０ａに接続される。本実施の形態において、二重化
メモリ１０ａの入出力インタフェースを、メモリ部８０
０内のメモリ素子が持つ信号線と同じ種類の信号線、つ
まりデータ線５１、アドレス線５２、制御線５３とし
た。従って、市場に広く普及している高性能なチップ・
セットを用いることができるので、二重化機能をもつ計
算機システムを低価格でかつ容易に構成することができ
る。

【００４８】図３に第二メモリ制御部５００の詳細を示
す。データ線５１、アドレス線５２、制御線５３は、書
込み検出回路１００、リフレッシュ検出回路２００、制
御レジスタアクセス検出回路３００、メモリ制御信号生
成回路４５０および切替え回路７００とに接続されてい
る。制御レジスタ４００は、プロセッサ２０ａが制御レ
ジスタ４００をアクセスするための特定のメモリ・アド
レスへ書込み要求を行った場合、第一メモリ制御部３０
ａが、書込み信号としてデータ線５１、アドレス線５
２、制御線５３上にそれぞれ書込みデータ、書込みアド
レス、制御信号（ＲＡＳ、ＣＡＳ、ＷＥ）を出力する。
このとき、制御レジスタアクセス検出回路３００が、デ
ータ線５１、アドレス線５２、制御線５３上の信号から
書込みを検出し、書込みデータを制御レジスタ４００に
書込む。

【００４９】書込み検出回路１００、リフレッシュ検出
回路２００、メモリ制御信号生成回路４５０、切替え回
路７００およびメモリ間通信部９００は、線４１０によ
り制御レジスタ４００と接続されており、制御レジスタ
４００の内容を読み出すことができる。制御レジスタ４
００が保持する情報をアクト・スタンバイビット（Ａ
Ｓ）と呼ぶ。アクト・スタンバイビットが“１”のと
き、二重化メモリ１０はアクト系の動作を行う。また、
アクト・スタンバイビットが“０”のとき、二重化メモ
リ１０はスタンバイ系の動作を行う。すなわち、書込み
検出回路１００、リフレッシュ検出回路２００、メモリ
制御信号生成回路４５０およびメモリ間通信部９００
が、各々線４１０を用いて制御レジスタ４００の内容を
読み出した結果、アクト・スタンバイビット１０２０が
“１”である場合、これらの回路が、各々アクト系の動
作を行う。一方、アクト・スタンバイビット１０２０が
“０”である場合、書込み検出回路１００とリフレッシ
ュ検出回路２００は動作を停止し、メモリ制御信号生成
回路４５０とメモリ間通信部９００が、各々スタンバイ
系の動作を行う。アクト系の動作とスタンバイ系の動作
については、順次詳しく説明する。

【００５０】以下、アクト系システム１０ａのプロセッ
サ２０ａが主記憶に書込み要求を発行した時の書込み検
出回路１００、メモリ間通信部９００、メモリ制御信号
生成回路４５０および切替え回路７００の動作を詳しく
説明する。

【００５１】まず書込み検出回路１００について説明す
る。図１において、アクト系システムのプロセッサ２０
ａが主記憶へ書込みを要求した時、第一メモリ制御部３
０ａは、制御線５１上に通常のＤＲＡＭのアクセスに使
用される信号、例えばＲＡＳ（ロウ・アドレス・ストロ
ーブ）信号、ＣＡＳ（カラム・アドレス・ストローブ）
信号およびＷＥ（ライト・イネーブル）信号を出力す
る。第一メモリ制御部３０ａがメモリに書込みを行うと
きの動作モードには、シングル・ライトとバースト・ラ
イトの２種類がある。シングル・ライトを行う場合、図
９（ａ）に示すように、第一メモリ制御部３０ａは、行
アドレスを送出した後にＲＡＳを立ち下げ、ＷＥを立ち
下げる。さらに、列アドレスと書込みデータを送出した
後に、ＣＡＳを立ち下げる。バースト・ライトの場合、
図９（ｂ）に示すように、第一メモリ制御部３０ａは、
行アドレスに続いて、ＲＡＳを立ち下げ、ＷＥを立ち下
げる。さらに、列アドレスと書込みデータの供給とその
後にＣＡＳを立ち下げ、ＣＡＳの再立ち上げという動作
を繰り返し、同じ行アドレスにおいて、複数の列アドレ
スを指定して書込み動作を連続して行う。この場合、列
アドレスは連続しているとする。通常連続して書込める
列アドレスの数は２または４である。バースト・ライト
の場合、ＲＡＳが立ち下がっている状態でＣＡＳが立ち
上がり、立ち下がりを繰り返す点が、シングル・ライト
の場合と異なる。バースト・ライトの場合での最初の書
込み時の各信号は、シングル・ライトの場合と同じレベ
ルにあるので、この時点の信号のみではこれらの二つの
モードは区別ができない。

【００５２】書込み検出回路１００は、制御線５３上の
信号ＲＡＳ、ＣＡＳ、ＷＥとアドレス線５２とデータ線
５１上の信号を監視する。書込み検出回路１００がシン
グル・ライトモードの書込みを検出した場合、書込み検
出回路１００は、書込みアドレス（行アドレスと列アド
レス）と、書込みデータと、ライトモードの種類とを線
１５０を用いてメモリ間通信部９００に転送する。書込
み検出回路１００がバースト・ライトモードの書込みを
検出した場合、書込み検出回路１００は、書込みアドレ
ス（行アドレスと最初の列アドレス）と、複数の書込み
データと、ライトモードの種類とを線１５０を用いてメ
モリ間通信部９００に転送する。

【００５３】図４を参照するに、書込み検出回路１００
は、データ線５１上の書込みデータを保持するためのデ
ータ・ラッチ（Ａ）１０２と、アドレス線５２上の行ア
ドレスと列アドレスをそれぞれ保持するための行アドレ
ス・ラッチ（Ａ）１０４と列アドレス・ラッチ（Ａ）１
０６と、制御線５３上のＲＡＳ、ＣＡＳ、ＷＥ信号を監
視してシングル・ライトモードとバースト・ライトモー
ドを検出し、書込み検出回路１００全体の動作を制御す
る書込み検出制御回路１２０を有する。さらに、書込み
検出回路１００は、データ・ラッチ（Ａ）１０２の出力
を保持するためのデータ・ラッチ（Ｂ）１２４と、行ア
ドレス・ラッチ（Ａ）１０４の出力を保持するための行
アドレス・ラッチ（Ｂ）１２６と、列アドレス・ラッチ
（Ａ）１０６の出力を保持するための列アドレス・ラッ
チ（Ｂ）１２８を有する。

【００５４】データ・ラッチ（Ａ）１０２は、データ線
５１と接続され、さらに書込み検出制御回路１２０に線
１１４により接続され、書込み検出制御回路１２０が線
１１４にパルス信号を発生することにより、データ線５
１上の書込みデータを保持する。同様に、行アドレス・
ラッチ（Ａ）１０４は、アドレス線５２に接続され、さ
らに書込み検出制御回路１２０に線１１６により接続さ
れ、書込み検出制御回路１２０が線１１６にパルス信号
を発生することによりアドレス線５２上の行アドレスを
保持する。同じく、列アドレス・ラッチ（Ａ）１０６
は、アドレス線５２に接続され、さらに書込み検出制御
回路１２０に線１１８により接続され、書込み検出制御
回路１２０が線１１８にパルス信号を発生することによ
りアドレス線５２上の列アドレスを保持する。

【００５５】データ・ラッチ（Ｂ）１２４と、行アドレ
ス・ラッチ（Ｂ）１２６と、列アドレス・ラッチ（Ｂ）
１２８は、すべて線１２２を用いて書込み検出制御回路
１２０に接続されている。書込み検出制御回路１２０が
線１２２上にパルス信号を送ることにより、データ・ラ
ッチ（Ａ）１０２、行アドレス・ラッチ（Ａ）１０４、
列アドレス・ラッチ（Ａ）１０６の出力信号を、各々、
データ・ラッチ（Ｂ）１２４、行アドレス・ラッチ
（Ｂ）１２６、列アドレス・ラッチ（Ｂ）１２８に一斉
に保持し、線１５０を用いて、これらの保持された信号
を送信パケット生成回路９１０に伝達する。

【００５６】書込み検出制御回路１２０は、制御線５３
上のＲＡＳ、ＣＡＳ、ＷＥ等の信号線に接続され、シン
グル・ライトを検出したことを示すシングル・ライト検
出信号１０８、バースト・ライトを検出したことを示す
バースト・ライト検出信号１１０、バースト・ライトが
終了したことを示すバースト・ライト終了信号１１２
を、各々送信パケット生成回路９１０に通信路１５０を
用いて伝達する。より具体的には、図９（ａ）と（ｂ）
とから分かるように、シングル・ライト・モードとバー
スト・ライト・モードともＲＡＳの立ち下がりにより書
込みが開始される。従って、書込み検出制御回路１２０
は、ＲＡＳ信号の立ち下がりを検出すると、線１１６に
パルス信号を発生し、行アドレス・ラッチ（Ａ）１０４
に行アドレスを保持する。

【００５７】書込み検出制御回路１２０は、この時点で
ＷＥが立ち下がっていることを検出した場合、書込みで
あると判定して以下の処理を行い、ＷＥが立ち下がって
いなかった場合は、読み出しやリフレッシュであると判
定して、以下の処理を行わない。続いて、ＣＡＳ信号が
立ち下がるため、書込み検出制御回路１２０はＣＡＳ信
号の立ち下がりを検出すると、線１１８にパルス信号を
発生し、列アドレス・ラッチ（Ａ）１０６に列アドレス
を保持し、さらに同時に線１１４にパルス信号を発生
し、データ・ラッチ（Ａ）１０２に書込みデータを保持
する。これに続く、ＲＡＳ信号の動作により、書込みが
シングル・ライトかバースト・ライトかを検出すること
ができる。

【００５８】すなわち、書込み検出制御回路１２０は、
ＲＡＳ信号の立ちあがりを検出すると、書込みがシング
ル・ライトであると識別する。この場合、書込み検出制
御回路１２０は、線１２２にパルス信号を発生すること
により、データ・ラッチ（Ａ）１０２、行アドレス・ラ
ッチ（Ａ）１０４、列アドレス・ラッチ（Ａ）１０６に
保持した書込みデータと行アドレスと列アドレスとを、
各々データ・ラッチ（Ｂ）１２４、行アドレス・ラッチ
（Ｂ）１２６、列アドレス・ラッチ（Ｂ）１２８に一斉
に保持し、線１５０を用いて、送信パケット生成回路９
１０に伝達し、その後シングル・ライト検出信号１０８
にパルスを発生し、行アドレス・ラッチ（Ｂ）１２６と
列アドレス・ラッチ（Ｂ）１２８に保持した行アドレス
と列アドレスと、データ・ラッチ（Ｂ）１２４に保持し
た書込みデータが有効であり、書込みモードがシングル
・ライトであることをこのパルスにより線１５０を用い
て送信パケット生成回路９１０に伝達する。

【００５９】一方、図９（ｂ）に示すように、ＲＡＳ信
号がそのままで、ＣＡＳ信号が一旦立ち上がり、さらに
ＣＡＳ信号が立ち下がった時、書込み検出制御回路１２
０は書込みがバースト・ライトであると識別する。この
時、書込み検出制御回路１２０は、線１２２にパルス信
号を発生することにより、データ・ラッチ（Ａ）１０
２、行アドレス・ラッチ（Ａ）１０４、列アドレス・ラ
ッチ（Ａ）１０６に保持した、書込みデータと行アドレ
スと列アドレスとを、各々データ・ラッチ（Ｂ）１２
４、行アドレス・ラッチ（Ｂ）１２６、列アドレス・ラ
ッチ（Ｂ）１２８に一斉に保持し、線１５０を用いて、
送信パケット生成回路９１０に伝達する。

【００６０】その後バースト・ライト検出信号１１０に
パルスを発生することにより、行アドレス・ラッチ
（Ｂ）１２６と列アドレス・ラッチ（Ｂ）１２８に保持
した行アドレスと列アドレスと、データ・ラッチ（Ｂ）
１２４に保持した書込みデータとが有効であり、書込み
方式がバースト・ライトモードであることを線１５０を
用いて、送信パケット生成回路９１０に伝達する。その
後、書込み検出制御回路１２０は、線１１８にパルス信
号を発生し、アドレス線５２上の次の列アドレスを列ア
ドレス・ラッチ（Ａ）１０６に保持し、さらに同時に線
１１４にパルス信号を発生し、データ・ラッチ（Ａ）１
０２に次の書込みデータを保持する。

【００６１】その後、図９（ｂ）に示すように、連続す
る書込みの度に繰り返し制御線５３上のＣＡＳ信号が立
ち下がり、立ち上がるが、その立ち下がりの度に、書込
み検出制御回路１２０は線１２２にパルス信号を発生し
た後、線１１８と線１１４にパルス信号を発生し、上記
の動作を繰り返す。バースト・ライト・モードの終了
は、ＲＡＳ信号が立ち上がることにより終了する。この
時、書込み検出制御回路１２０は、データ・ラッチ
（Ａ）１０２、行アドレス・ラッチ（Ａ）１０４、列ア
ドレス・ラッチ（Ａ）１０６に保持した、最後の行アド
レスと列アドレスと、書込みデータとを各々データ・ラ
ッチ（Ｂ）１２４、行アドレス・ラッチ（Ｂ）１２６、
列アドレス・ラッチ（Ｂ）１２８に一斉に保持し、線１
５０を用いて、送信パケット生成回路９１０に伝達す
る。

【００６２】その後バースト・ライト終了信号１１２に
パルス信号を発生することにより、行アドレス・ラッチ
（Ｂ）１２６と列アドレス・ラッチ（Ｂ）１２８に保持
した書込みアドレス（行アドレスと列アドレス）と、デ
ータ・ラッチＢ１２４に保持した書込みデータが有効で
あり、バースト・ライトが終了したことを線１５０を用
いて、送信パケット生成回路９１０に伝達する。

【００６３】図５を参照するに、リフレッシュ検出回路
２００は、アドレス線５２上のリフレッシュ・アドレス
を保持するためのリフレッシュ・アドレス・ラッチ２０
２と、制御線５３上のＲＡＳ、ＣＡＳ、ＷＥ信号を監視
してリフレッシュを検出し、リフレッシュ検出回路２０
０全体の動作を制御するリフレッシュ検出制御回路２０
６とにより構成される。代表的なリフレッシュのモード
として、図９（ｃ）と（ｄ）にそれぞれ示すリフレッシ
ュ・モードＡとリフレッシュ・モードＢとがある。リフ
レッシュ・モードＡは、リフレッシュすべき一群のメモ
リセルを指定するリフレッシュアドレスを生成する回路
がメモリ素子内にある場合に使用されるもので、メモリ
素子の外部からはリフレッシュ要求を供給すればよく、
リフレッシュアドレスを供給する必要はない。

【００６４】リフレッシュは、通常のメモリ素子ではカ
ラム単位に実行される。したがって、上記リフレッシュ
アドレスを生成する回路がメモリ素子内に設けられてい
る場合、その回路はリフレッシュすべきカラムアドレス
を順次生成するカラムアドレスカウンタからなるのが普
通である。リフレッシュ・モードＢは、カラムアドレス
カウンタがメモリ素子内に存在しない場合に使用される
もので、メモリ素子の外部からはリフレッシュ要求とと
もに、リフレッシュアドレス（通常はカラムアドレス）
を供給する必要がある。

【００６５】リフレッシュ検出回路２００は、第一メモ
リ制御部３０ａが利用するいずれか一方のモードのリフ
レッシュに対する要求を検出すればよい。しかし、本実
施の形態では、リフレッシュ検出回路２００はいずれの
モードのリフレッシュ要求も検出できるように構成され
る。

【００６６】すなわち、リフレッシュ・モードＡのリフ
レッシュ要求を検出するときには、リフレッシュ・アド
レス・ラッチ２０２は利用されないで、リフレッシュ検
出制御回路２０６が、制御線５３上のＲＡＳ信号とＣＡ
Ｓ信号を監視し、ＲＡＳ信号が立ち下がる前に、ＣＡＳ
信号が立ち下がったことを検出することにより、リフレ
ッシュ・モードＡであると識別する。この時、リフレッ
シュ検出制御回路２０６は、リフレッシュ検出信号２０
８を発生することにより、リフレッシュを行ったことの
通知を送信パケット生成回路９１０に伝達する。

【００６７】リフレッシュ・モードＢのリフレッシュ要
求を検出する場合、リフレッシュ検出制御回路２０６
は、制御線５３上のＲＡＳ信号とＣＡＳ信号を監視し、
ＲＡＳ信号が立ち下がったとき、線２０４にパルス信号
を発生することにより、リフレッシュ・アドレス・ラッ
チ２０２にアドレス線５２上のリフレッシュ・アドレス
を保持する。この後、ＣＡＳ信号が変化しないまま、Ｒ
ＡＳ信号が立ち上がった時、リフレッシュ検出制御回路
２０６は、リフレッシュが行われたことを識別し、リフ
レッシュ検出信号２０８を発生することにより、リフレ
ッシュ・アドレス・ラッチ２０２上のリフレッシュ・ア
ドレスが有効であり、リフレッシュを行ったことの通知
を送信パケット生成回路９１０に伝達する。

【００６８】図７に示すように、アクト系システム１ａ
内のメモリ間通信部９００は、送信パケット生成回路９
１０と、送受信バッファ９２０と、送受信回路９３０
と、受信パケット解析回路９４０とにより構成される。
送信パケット生成回路９１０は書込み検出回路１００に
線１５０により接続されている。送信パケット生成回路
９１０はリフレッシュ検出回路２００に線２５０を用い
て接続されている。送信パケット生成回路９１０は送受
信バッファ９２０に線９１５により接続されている。送
受信バッファ９２０は送受信回路９３０に接続されてい
る。送受信バッファ９２０と受信パケット解析回路９４
０は線９３５により接続されている。さらに、送受信回
路９３０は、スタンバイ系システム１ｂのメモリ間通信
部９００内にある送受信回路９３０にメモリ間通信路９
５０により接続されている。

【００６９】前述したように、プロセッサ２０ａがいず
れかの二重化メモリへ書込み要求を発行した時、その二
重化メモリ内の送信パケット生成回路９１０は、書込み
アドレス（列アドレスと行アドレス）と、書込みデータ
と、ライトモードの種類とを書込み検出回路１００から
受け取る。このとき、送信パケット生成回路９１０は、
受け取った書込みアドレスと書込みデータとライトモー
ドの種類に応じて、図１０に示す制御パケット１２００
と図１１に示すデータパケット１３００をメモリ動作指
定情報として生成する。制御パケット１２００は、ビッ
ト位置０と１からなるコマンド・フィールド１２１０
と、残りのｍ−２ビットに位置するアドレス・フィール
ド１２３０により構成され、合計でｍビットからなる。
表１２３５に示されるように、コマンド・フィールド１
２１０は、その値が“００”の時はシングル・ライトを
示し、“０１”の時はバースト・ライトを示し、“１
０”の時はリフレッシュを示す。一方、データパケット
１３００は、ビット位置０のエンドフラグ１３１０と、
残りのｋ−１ビットに位置するデータ・フィールド１３
２０により構成され、合計ｋビットからなる。表１３２
５に示すように、エンドフラグ１３１０が“０”の時、
後続するデータパケットがまだあることを示し、エンド
フラグ１３１０が“１”の時１３６０、後続するデータ
パケットがないことを示す。

【００７０】書込み検出回路１００から受け取ったライ
トモードの種類がシングル・ライトの場合、送信パケッ
ト生成回路９１０は、一つの制御パケットと一つのデー
タパケットを生成する。この制御パケットのコマンド・
フィールド１２１０にはシングル・ライトを示す“０
０”が含まれ、アドレス・フィールド１２３０には書込
み検出回路１００から受け取った書込みアドレス（すな
わち、列アドレスと行アドレス）が含まれる。生成され
るデータパケットのデータ・フィールド１３２０には書
込み検出回路１００から受け取った書込みデータが含ま
れ、エンドフラグ１３１０には“１”（後続のデータパ
ケットがない）がセットされる。

【００７１】また、書込み検出回路１００から受け取っ
たライトモードの種類がバースト・ライトの場合、送信
パケット生成回路９１０は一つの制御パケットと複数の
書込みデータに対応した複数のデータパケットを生成す
る。この制御パケットのコマンド・フィールド１２１０
にはバースト・ライトを示す“０１”が含まれ、アドレ
ス・フィールド１２３０には、書込み検出回路１００か
ら受け取った書込みアドレスが含まれる。この場合、、
書込みアドレスは、図９（ｃ）に示される行アドレスと
最初の列アドレスである。その後の列アドレスは連続で
あるため、スタンバイ系のシステムには転送しない。生
成される複数のデータパケットの各々のデータ・フィー
ルド１３２０は、書込み検出回路１００から受け取った
複数の書込みデータの一つを含む。作成された複数のデ
ータパケットのうち、最後のデータパケットのエンドフ
ラグ１３１０を“１”にセットし、それ以外のデータパ
ケットのエンドフラグ１３１０を“０”にセットする。
つまり、スタンバイ系のシステム１ｂが複数のデータパ
ケットを順次受けとる場合、受け取ったデータパケット
のエンドフラグ１３１０の値により、そのデータパケッ
トが最後のデータパケットか否かを判別できるようにな
っている。送信パケット生成回路９１０は、生成した１
つの制御パケットと複数のデータパケットを順に線９１
５を用いて、送受信バッファ９２０に転送する。送受信
バッファ９２０は、ＦＩＦＯ（ファースト・イン・ファ
ースト・アウト）方式で管理する送信バッファであり、
制御パケットと複数のデータパケットを順に格納し、格
納した順に送受信回路９３０に送り出す。

【００７２】また、送信パケット生成回路９１０は、リ
フレッシュ検出回路２００よりリフレッシュの検出信号
を受け取ったとき、送信パケット生成回路９１０は一つ
の制御パケットを生成する。この制御パケットのコマン
ド・フィールド１２１０にはリフレッシュを示す“１
０”が含まれ、アドレス・フィールド１２３０は、リフ
レッシュ・モードＡが使用されている場合には使用され
ない。リフレッシュ・モードBが使用されている場合に
は、このアドレス・フィールド１２３０には、リフレッ
シュ検出回路より供給されるリフレッシュアドレスが含
まれる。

【００７３】こうして、送受信バッファ９２０には、一
つの制御パケットのみまたはそれとともに一つまたは複
数のデータパケットが保持される。送受信回路９３０
は、送受信バッファ９２０内に保持されたパケットをメ
モリ間通信路９５０を介してスタンバイ系システム１ｂ
内の、対応する二重化メモリ、例えば１０ｂ内の送受信
回路９３０に送信する。送受信バッファ９２０に複数の
パケットがあるときには、送受信回路９３０は、それら
を順次読み出し、各パケットを送信する。メモリ間通信
路９５０は、同軸ケーブルのように減衰が少なく、ノイ
ズも少ない線路により構成される。この同軸ケーブルに
代えて、多芯ケーブルもしくは光ケーブルでもよい。光
ケーブルは、高速にデータを転送するのに適している。

【００７４】アクト系システム１ａの送受信回路９３０
とスタンバイ系システム１ｂの送受信回路９３０は、こ
の通信路を介して各パケットを高速にビットシリアルに
転送する回路により構成される。このような高速の転送
に適した送受信回路は、すでに市販されているものが利
用可能である。例えば、米国モトローラ社が販売してい
る、ＡｕｔｏＢａｈｎＳｐａｎｃｅｉｖｅｒというＬ
ＳＩチップ（型名ＭＣ１００ＳＸ１４５１Ｆ１００）を
使用可能である。このチップは、１００Ｍバイト／秒の
速度でデータをビットシリアルに送受信可能である。

【００７５】本実施の形態では、同軸ケーブルのように
減衰が少なく、ノイズも少ない線路を使用し、かつ、高
速動作可能な送受信回路を使用する。すなわち、送信時
には線路を大きなパワーで駆動し、それでもって短時間
で送信すべき信号を立ち上げることができ、受信時には
小さなレベルの信号を誤りなく検出でき、それにより、
信号を早期に検出できる回路を使用する。この結果、書
込みアドレス、ライトモードおよび書込みデータという
スタンバイ系システムが必要なメモリ動作指定情報をビ
ットシリアル転送しても従来の交差バスを使用した場合
よりはるかに高速に転送できる。しかも、同軸ケーブル
のように減衰が少なく、ノイズも少ない線路を使用する
ので、スタンバイ系システム１ｂが遠くに離れている場
合にも同様に高速に書込み情報を転送できる。

【００７６】このような高速の送受信回路は高いコスト
と大きなスペースを要するので、このような回路を多く
使用することは得策でない。しかし、本実施の形態で
は、一対のアクト系のメモリ装置とスタンバイ系のメモ
リ装置に対してこのような送受信回路を使用してそれら
の間でビットシリアルにパケットを転送しても十分に高
速にパケットを転送できることを見いだした結果実現さ
れた。送受信回路９３０としては、第一メモリ制御部３
０ａが発行する書込み要求を取りこぼしなくスタンバイ
系システム１ｂに転送する能力が必要である。図９
（ａ）から（ｄ）に示した種々の書込み動作では、図９
（ｂ）に示すバースト・モードでのデータ書込みが最も
高い転送速度を要求する。したがって、送受信回路９３
０は、このモードに対して送信パケット生成回路９１０
が生成する複数のパケットをこのモードでの動作時間と
同じかそれより短い時間内に転送する能力を有すること
が必要である。しかし、上記の市販のチップに示される
ように、このような高速にデータを転送する送受信回路
はすでに利用可能である。

【００７７】従来の交差バスを使用した場合には、書込
みアドレスを構成する複数のビットあるいは書込みデー
タを構成する複数のビットおよび制御信号を多数の並列
の線路を使用してスタンバイ系システム１ｂに転送する
ので、書込み情報を一見高速に転送できるように見え
る。しかし、このような多数の並列の線路を使用する場
合には、それぞれの線路に対して上記高速の送受信回路
を使用することは非常にコストが高くなり、しかもスペ
ースも大きくなり現実的には、そのように多くの回路を
多数使用することは不可能に近い。このため、各線路に
対して転送速度がそれほど速くない回路を用いざるを得
ないのが実状である。この結果、交差バスを使用する場
合にはバスの転送速度はかなり低下する。さらに、交差
バスの場合、多数の並列の線路を使用する結果、各線路
の減衰とノイズを十分小さくすることができない。この
結果、交差バスの転送能力を高くすることが難しいかも
しくはコストの増大を引き起こす。

【００７８】同じ理由により、交差バスを長くすること
は一般には難しく、そのため遠方に位置するスタンバイ
系システム１ｂにデータを転送することが難しくなるか
もしくは転送速度をさらに低下させなければならない。

【００７９】さらに、交差バスを使用したデータ転送の
場合、バスを構成する複数の線路をいつも並列に使用し
ているわけではない。例えば図９（ａ）の場合、制御信
号ＲＡＳ、ＣＡＳを立ち上げたりあるいは立ち下げたり
する期間は、アドレスバスあるいはデータバスは必ずし
も同時には使用されない。したがって、交差バスを構成
する複数の線路の最大の転送能力を利用できない。この
ことが交差バスを用いたデータ転送の転送能力を低くす
る他の理由でもある。

【００８０】なお、本実施の形態は、転送する情報をパ
ケットの形式にして転送するため、転送手段に依存しな
い。従って、メモリ間通信路９５０は、任意のビット幅
を持つ通信路を用いて構成することが可能である。例え
ば、メモリ間通信路を１ビット幅を持つ通信路を用いて
構成すれば、従来のようにアドレス線やデータ線や制御
線等により構成される複数のビット幅を持つメモリ間通
信路用いる場合と比較して、送受信回路９３０やメモリ
間通信路９５０のハードウェア量を大幅に削減すること
ができる。さらに、転送効率の良い転送手段を選択する
ことでメモリ間通信路９５０に十分な転送速度を得るこ
とが可能となる。例えば、メモリ間通信路９５０にて、
光伝送を行う通信路を用いれば、大量かつ高速に制御パ
ケット１２００とデータパケット１３００の転送を行う
ことができる。このようにして、メモリ間通信路９５０
に十分な転送速度を得ることが可能となるので、送受信
バッファ９２０が溢れることがなくなり、従って送受信
バッファ９２０の溢れ制御をする必要がなくなる。

【００８１】図７を参照するに、スタンバイ系システム
１ｂにおいては、送受信回路９３０は、メモリ間通信路
９５０から受け取った信号を制御パケットまたはデータ
パケットへ変換し、送受信バッファ９２０に転送する。
送受信バッファ９２０は、アクト系システム１ａの送受
信バッファ９２０と同じく、ＦＩＦＯ（ファースト・イ
ン・ファースト・アウト）方式で管理する受信バッファ
である。従って、制御パケットとデータパケットを順に
格納、保持し、格納した順に受信パケット解析回路９４
０に送り出す。受信パケット解析回路９４０は、受け取
った制御パケットのコマンドフィールド１２１０を解析
し、ライトモードの種類を得る。また制御パケットのア
ドレス・フィールド１２３０から書込みアドレスを得
る。ライトモードの種類がシングル・ライトの場合、後
続する１つのデータパケットから、１つの書込みデータ
を得る。ライトモードの種類がバースト・ライトの場
合、後続する複数のデータパケットから複数の書込みデ
ータを得る。これらの書込みアドレスと、書込みデータ
と、ライトモードの種類を線５２０を用いて書込み制御
回路４６０に転送する。

【００８２】ここで、送受信バッファ９２０の使われ方
と容量について説明する。上記にも述べたように、メモ
リ間通信路９５０には十分な転送能力があるため、あふ
れ制御を必要とするような大量の書込みデータを蓄積す
ることはなく、以下に述べるように、細かなタイミング
調整用に用いられる。アクト系システム１ａにて、送受
信バッファ９２０を設ける第一の理由は、制御パケット
１２００とデータパケット１３００を組み立てるための
メモリとして利用するためである。また、第二の理由
は、送受信バッファ９２０に制御パケット１２００ない
しデータパケット１３００を格納してから、実際にメモ
リ間通信路９５０にビットシリアルにて送信し終わるま
での間、送受信回路９３０に順次格納したデータを供給
するためである。一方、スタンバイ系システム１ｂでも
同様に、メモリ間通信回路９５０にて受信したビットシ
リアルなデータを制御パケット１２００とデータパケッ
ト１３００として組み立てるためのメモリとして利用す
ることが第一の理由である。さらに、このパケットを、
メモリ部８００に書込みないしリフレッシュが終わるま
で保持し、順次メモリ制御信号生成回路に供給すること
が第二の理由である。従って、必要な送受信バッファ９
２０の容量は、バーストライトモード時に最も大きくな
るが、１回のバーストライトモード時に発生する全パケ
ットの容量の数倍、例えば数十バイトあれば十分であ
る。

【００８３】受信パケット解析回路９４０は、受信した
制御パケットのコマンド・フィールド１２１０の値が
“１０”のとき、リフレッシュ信号を線５２５を介して
リフレッシュ制御回路４７０に送る。その制御パケット
内にリフレッシュアドレスが含まれているときには、そ
のアドレスも送る。

【００８４】アクト系システム１ａおよびスタンバイ系
システム１ｂにおけるメモリ部８００へのアクセスは以
下のようにして行われる。

【００８５】図３を参照するに、これらの二つのシステ
ムのいずれにおいても、メモリ制御信号生成回路４５０
は、書込み制御回路４６０と、リフレッシュ制御回路４
７０と、方向制御回路４８０とにより構成される。書込
み制御回路４６０は受信パケット解析回路９４０に線５
２０により接続されている。リフレッシュ制御回路４７
０は、受信パケット解析回路９４０に線５２５により接
続されている。方向制御回路４８０は、データ線５１と
アドレス線５２と制御線５３により第一メモリ制御部３
０ａ（アクト系システム１ａの場合）または３０ｂ（ス
タンバイ系システム１ｂの場合）に接続され、さらに、
線４１０を用いて制御レジスタ４００に接続されてい
る。方向制御回路４８０は、方向線７２０を制御する。
この線は、切替え回路７００と書込み制御回路４６０と
リフレッシュ制御回路４７０とに接続されている。

【００８６】図６に示すように、方向制御回路４８０
は、リセット入力付きのＤ−ｔｙｐｅフリップ・フロッ
プ４８６と、ＡＮＤゲート４８８と、ＯＲゲート４９０
とにより構成する。Ｄ−ｔｙｐｅフリップ・フロップ４
８６は、リセット入力が“Ｈ”レベルの時、線４８２を
“Ｌ”レベルにし、その値を保持することができる。ア
クト系システム１ａにある方向制御回路４８０は、制御
線５３を監視し、第一メモリ制御部３０ａがメモリの読
み出し動作を行っている時のみ、方向線７２０を“Ｈ”
レベルにし、第一メモリ制御部３０ａが読み出しデータ
信号を受け取ることができるようにする。その他の場合
は、方向線７２０を“Ｌ”レベルにし、メモリ部８００
が書込みデータ信号を受け取ることができるようにす
る。一方、スタンバイ系システム１ｂの方向制御回路４
８０は常に方向線７２０を“Ｌ”レベルに保ち、メモリ
部８００がアクト系システム１ａから転送された書込み
データを受け取ることができるようにする。

【００８７】まず、スタンバイ系システム１ｂでは、制
御レジスタ４００内のアクト・スタンバイビットが
“０”であり、線４１０は“Ｌ”レベルになる。したが
って、スタンバイ系システム１ｂにある方向制御回路４
８０のＡＮＤゲート４８８の出力（これは方向制御回路
４８０の出力に等しい）は、常に“Ｌ”レベルになる。

【００８８】一方、アクト系システム１ａでは、制御レ
ジスタ４００内のアクト・スタンバイビットが“１”で
あり、線４１０は“Ｈ”レベルになる。第一メモリ制御
部３０ａが、メモリ部８００に対して書込みを行ってい
る間、制御線５３のＷＥ信号線が“Ｌ”レベルになる。
このとき、このＷＥ信号線に接続されているＯＲゲート
４９０の出力４８４は“Ｈ”レベルになる。このため、
Ｄ−ｔｙｐｅフリップ・フロップ４８６がリセットさ
れ、線４８２が“Ｌ”レベルになる。従って、第一メモ
リ制御部３０ａが、メモリ部８００に対して書込みを行
っている間、方向線７２０を“Ｌ”レベルに保つことが
できる。

【００８９】第一メモリ制御部３０ａが、メモリ部８０
０に対しシングル・リードやバースト・リードを行って
いる時、それぞれ、図９（ａ）または（ｂ）に示す順序
で、ＲＡＳ信号とＣＡＳ信号を制御線５３上に出力す
る。このとき、ＲＡＳ信号が、Ｄ−ｔｙｐｅフリップ・
フロップ４８６のデータ端子Ｄ入力となっており、ＣＡ
Ｓ信号がクロックＣＫに入力されているので、ＲＡＳ信
号が“Ｌ”レベルの時、ＣＡＳ信号が立ち下がると、Ｒ
ＡＳ信号がＤ−ｔｙｐｅフリップ・フロップ４８６ａに
サンプルされるため、線４８２が“Ｈ”レベルとなる。
従って、第一メモリ制御部３０ａが、メモリ部８００か
らシングル・リードやバースト・リードを行っている
時、方向線７２０は“Ｈ”レベルとなる。また、第一メ
モリ制御部３０ａがシングル・リードやバースト・リー
ドを終えた時、ＲＡＳ信号は“Ｈ”レベルとなるため、
ＲＡＳ信号に接続されたＯＲゲート４８４の出力４８４
は、“Ｈ”レベルになる。このため、Ｄ−ｔｙｐｅフリ
ップ・フロップ４８６がリセットされ、線４８２を
“Ｌ”レベルにする。第一メモリ制御部３０ａが、シン
グル・リードやバースト・リードを終えた時、方向線７
２０は“Ｌ”レベルとなる。

【００９０】第一メモリ制御部３０ａが、メモリ部８０
０に対しリフレッシュを行っている時は同様に方向線７
２０は“Ｌ”レベルのままとなる。

【００９１】図８に示すように、切替え回路７００は、
複数のスリー・ステート・バッファ７３１から７３６
と、これらのバッファの制御入力に接続する複数の論理
ゲート７４１から７４３により構成される。切替え回路
７００は、第一メモリ制御部３０に信号束Ａ（７０５）
を用いて接続される。切替え回路７００は、メモリ制御
信号生成回路４５０内の書込み制御回路４６０とリフレ
ッシュ制御回路４７０に信号束Ｂ（６００）を用いて接
続されている。切替え回路７００は、メモリ部８００に
信号束Ａ（７５０）を用いて接続されている。線４１０
には制御レジスタ４００内の情報（アクト・スタンバイ
・ビット）がそのまま供給される。信号束Ａ（７０５）
と信号束Ｂ（６００）と信号束Ｙ（７５０）は、各々デ
ータ線、アドレス線、制御線により構成される。つま
り、信号束Ａ（７０５）は、データ線５１、アドレス線
５２、制御線５３により構成される。信号束Ｂ（６０
０）は、データ線６３０、アドレス線６１０、制御線６
２０により構成される。信号束Ｙ（７５０）は、データ
線７８０、アドレス線７６０、制御線７７０により構成
される。

【００９２】図１２の動作表１１００に示すように、切
替え回路７００は、線４１０が“Ｈ”のとき、信号束Ａ
（７０５）を選択し、信号束Ｙ（７５０）に接続する。
線４１０が“Ｌ”のとき、信号束Ｂ（６００）を選択
し、信号束Ｙ（７５０）に接続する。詳しく説明する
と、切替え回路７００は、選択された信号束Ａ（７０
５）または信号束Ｂ（６００）のアドレス線上の信号と
制御線上の信号を信号束Ｙ（７５０）のアドレス線７６
０と制御線７７０とにそれぞれ出力する。さらに、方向
線７２０が“Ｌ”の場合、線４１０により選択された信
号束Ａ（７０５）または信号束Ｂ（６００）のデータ線
上の信号を信号束Ｙ（７５０）のデータ線７８０に出力
し、方向線７２０が“Ｈ”の場合、信号束Ｙ（７５０）
のデータ線７８０上の信号を、線４１０により選択し
た、信号束Ａ（７０５）のデータ線５１または信号束Ｂ
（６００）のデータ線６３０に出力する。

【００９３】アクト系システム１ａでは、メモリ制御信
号生成回路４５０内の方向制御回路４８０は、メモリバ
ス５０ａ上の制御線５３を監視し、プロセッサ２０ａの
要求により、第一メモリ制御部３０ａが主記憶の読み出
し動作を行っている時には、方向線７２０を“Ｌ”に
し、書込みを行っている時には、方向線７２０を“Ｈ”
にする。なお、アクト系システム１ａの書込み制御回路
４６０とリフレッシュ制御回路４７０は利用されない。
前述したように、自系がアクト系の場合、線４１０は
“Ｈ”である。従って、切替え回路７００は信号束Ａ
（７０５）を選択するため、メモリバス５０ａのアドレ
ス線５２と制御線５３上の信号と同じ信号が、各々信号
束Ｙ（７５０）のアドレス線７６０と制御線７７０に出
力される。さらに、第一メモリ制御部３０ａが主記憶に
対し書込みの動作を行っている時には、メモリバス５０
ａのデータ線５１上の信号と同じ信号が、信号束Ｙ（７
５０）のデータ線７８０に出力されるため、メモリ部８
００のメモリ素子に対し書込みが行われる。また、第一
メモリ制御部３０ａが主記憶に対し、読み出しの動作を
行っている時には、信号束Ｙ（７５０）のデータ線７８
０上の信号と同じ信号が、メモリバス５０ａのデータ線
に出力されるため、メモリ部８００のメモリ素子から読
み出しが行われる。従って、アクト系システム１ａのプ
ロセッサ２０ａは、二重化メモリ１０に対し、通常の主
記憶と同じように読み出し、書込みをすることができ
る。

【００９４】一方、スタンバイ系システム１ｂでは，す
でに述べたようにスタンバイ系では、線４１０は“Ｌ”
である。書込み制御回路４６０は、受信パケット解析回
路９４０から線５２０を用いて書込みアドレスと１つも
しくは複数の書込みデータとライトモードの種類を得
る。ライトモードが、シングル・ライトの場合、書込み
アドレスと一つの書込みデータを信号束Ｂ（６００）の
アドレス線６１０と制御線６２０とデータ線６３０上に
出力する。これらの信号は図９（ａ）に示されるタイミ
ングで出力される。切替え回路７００は、信号束Ｂ（６
００）を選択しているので、信号束Ｙ（７５０）のアド
レス線７６０と制御線７７０とデータ線７８０に、信号
束Ｂ（６００）と同じ信号が出力される。従って、メモ
リ部８００のメモリ素子に対し、上記書込みアドレスと
上記書込みデータを用いてシングル・ライトが行われ
る。同様に、上記ライトモードが、バースト・ライトの
場合、書込み制御回路４６０は、書込みアドレスと複数
の書込みデータを信号束Ｂ（６００）のアドレス線６１
０と制御線６２０とデータ線６３０に順次出力する。こ
れらの信号は図９（ｂ）に示されるタイミングで出力さ
れる。切替え回路７００は、信号束Ｂ（６００）を選択
しているので、信号束Ｙ（７５０）のアドレス線７６０
と制御線７７０とデータ線７８０に信号束Ｂ（６００）
と同じ信号が出力される。従って、上記書込みアドレス
と上記複数のデータを用いて、メモリ部８００のメモリ
素子に対しバースト・ライトが行われる。

【００９５】すでに述べたように、アクト系システム１
ａがリフレッシュ・モードＡ（もしくはＢ）を実行した
とき、スタンバイ系システム１ｂのリフレッシュ制御回
路４７０は、受信パケット解析回路９４０から線５２５
を用いてリフレッシュ検出信号（もしくはその信号とリ
フレッシュアドレス）とを受信し、図９（ｃ）または
（ｄ）に示すタイミングで、制御線６２０に信号ＣＡＳ
とＲＡＳを出力する。なお、リフレッシュ制御回路４７
０が、受信パケット解析回路９４０からリフレッシュア
ドレスを受信したときには、リフレッシュアドレスを図
９（ｄ）に示すタイミングで出力する。これらの信号は
切替え回路７００を介してメモリ部８００に転送され、
リフレッシュを起動する。

【００９６】以上より、アクト系システム１ａのプロセ
ッサ２０ａが主記憶に書込みもしくはリフレッシュを要
求した時、アクト系システム１ａのメモリ部８００に書
込みもしくはリフレッシュが行われ、それと同時にスタ
ンバイ系システム１ｂのメモリ部８００のメモリ部８０
０にも同じ書込みアドレスと同じ書込みデータを用いた
書込みもしくは同じアドレスへリフレッシュが行われ
る。したがって、二重化メモリ１０ａと二重化メモリ１
０ｂ間でメモリの二重化動作が行われる。なお、アクト
系システム１ａのプロセッサ２０ａが主記憶から読み出
しを行った時は、アクト系システムのメモリ部８００か
ら読み出しが行われる。

【００９７】しかも、アクト系で行われた書込みあるい
はリフレッシュを指定する書込み情報がパケットで高速
にスタンバイ系に転送されるので、この書込み情報が取
りこぼしなくスタンバイ系に転送される。したがって、
メモリのアクセスサイクルが大きい場合でもメモリ装置
の２重化を実現できる。この転送には、高速の送受信回
路と同軸ケーブルのように減衰あるいはノイズがすくな
いケーブルを使用するので、パケット内のデータをビッ
トシリアルに転送しても上記書込み情報の取りこぼしを
防ぐことが出来る。したがって、送受信回路は一対のみ
を使用すればよく、通信路も一つでよいので、コストア
ップを防ぐことが出来る。書込み情報をメモリバス５０
ａ上で検出するため、書込み情報を取りこぼしなくスタ
ンバイ系に転送できるので、メモリ制御装置は、公知の
高性能のチップ・セット内のものを使用することが出来
る。その結果、高性能でかつ低価格なデータ処理システ
ムを容易に構成することができる。

【００９８】＜発明の実施の形態２＞二重化メモリ１０
は、メモリ素子が持つ信号線と同じ種類の信号線を入出
力インタフェースとして備えている。従って、二重化メ
モリ１０をメモリ素子やメモリ・モジュールと同じ端子
形状と端子配列を持つ、１つの電気回路基板上に実装す
ることができる。以下、メモリ素子やメモリ・モジュー
ルと同じ端子形状と端子配列を持つ、１つの電気回路基
板上に、二重化メモリ１０を実装することについて詳し
く述べる。

【００９９】通常、プロセッサ・ボードの主記憶は、プ
ロセッサ・ボード上に設けられたメモリ・スロットやメ
モリ・ソケットにメモリ・モジュールを実装することが
多い。これは、主記憶の容量を段階的に増やすことを容
易に行うためである。例えば、メモリ・モジュールに
は、ＳＩＭＭ（シングル・インライン・メモリ・モジュ
ール）やＤＩＭＭ（デュアル・インライン・メモリ・モ
ジュール）などがある。また、これらのメモリ・モジュ
ールを実装するために設けられたプロセッサ・ボード上
のスロットをそれぞれ、ＳＩＭＭスロット、ＤＩＭＭス
ロットと呼んでいる。

【０１００】二重化を行わない通常のプロセッサ・ボー
ドは、図２の二重化メモリ１０、１２、１４に相当する
場所に、各々メモリ・スロットを設け、このメモリ・ス
ロットに各々メモリ・モジュールを実装することにより
主記憶を構成する。実施の形態１より、二重化メモリ１
０は通常のメモリ素子やメモリ・モジュールと同じよう
に、読み出しや書込みが可能であるから、メモリ・モジ
ュールと同じ入出力端子形状と端子配列を持つ電気回路
基板上に二重化メモリ１０を実装することが可能であ
る。

【０１０１】図１３に、メモリ・モジュールと同じ入出
力端子形状と端子配列を持つ電気回路基板上に二重化メ
モリ１０を実装した例を示す。電気回路基板２０００
は、メモリ・モジュールと同じ入出力端子２１００を備
えている。また、電気回路基板２０００上に、メモリ部
８００を構成するメモリ素子２０５０、２０６０、２０
７０、２０８０、２０９０と、ＬＳＩ（２０１０）とＬ
ＳＩ（２０２０）を実装する。ＬＳＩ（２０１０）は、
第二メモリ制御部５００と切替え回路７００を実装し、
ＬＳＩ（２０２０）は、メモリ間通信部９０００を実装
する。ケーブル２０３０は、同軸ケーブルや光ケーブ
ル、多芯ケーブル等を使用し、一端を電気回路基板２０
００上のメモリ間通信部９０００を実装するＬＳＩ（２
０２０）に接続し、他端２０４０を、他系の電気回路基
板２０００に接続する。

【０１０２】図１４に、上記二重化メモリ１０を実装し
た電気回路基板２０００をプロセッサ・ボードに実装し
た例を示す。プロセッサ・ボード３０００は、複数のメ
モリスロット、３０１０、３０２０、３０３０、３０４
０により構成される。例として、メモリスロット１（３
０１０）とメモリスロット２（３０２０）に電気回路基
板２０００を実装する。他系のプロセッサボードにも同
じように電気回路基板２０００を実装し、ケーブル２０
３０を用いて接続する。

【０１０３】以上より、メモリ内容の二重化を行わない
通常のプロセッサ・ボードに手を加えることなく、メモ
リ内容の二重化を行う機能を容易に導入することができ
る。

【０１０４】

【発明の効果】本発明によれば、アクト系システムで実
行された書込み要求を取りこぼしなくスタンバイ系シス
テムでも実行できるデータ処理装置が得られる。書込み
要求以外にリフレッシュ要求も使用する場合でも、これ
らの要求の両方を取りこぼしなく処理できるデータ処理
装置が得られる。

【図面の簡単な説明】

【図１】本発明によりデータ処理装置の全体構成を示す
図。

【図２】図１の装置に用いる第一メモリ制御部と複数の
二重化メモリとの接続を示す図。

【図３】図１の装置に用いる第二メモリ制御部の概略ブ
ロック図。

【図４】図１の装置に用いる書込み検出回路の概略ブロ
ック図。

【図５】図１の装置に用いるリフレッシュ検出回路の概
略ブロック図。

【図６】図１の装置に用いる方向制御回路の概略ブロッ
ク図。

【図７】図１の装置に用いるメモリ通信部の概略ブロッ
ク図。

【図８】図１の装置に用いる切替え回路の概略ブロック
図。

【図９】ダイナミック・ラムの種々のアクセス・モード
を示す図。

【図１０】図１の装置に用いる制御パケットのフォーマ
ットを示す図。

【図１１】図１の装置に用いるデータ・パケットのフォ
ーマットを示す図。

【図１２】図８に示した切替え回路の切替え動作を示す
図。

【図１３】図１の装置を実装するための電気回路基板を
示す図。

【図１４】図１３に示した電気回路基板を複数個実装す
るためのプロセッサ・ボードを示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者西井浩士神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内

Claims

【特許請求の範囲】

【請求項１】アクト系システムおよびスタンバイ系シス
テムにそれぞれ使用するための第１，第２のシステムを
有し、第１，第２のシステムは、所定の通信路により相互に接
続され、各システムは、プロセッサと、メモリ部と、上記プロセッサから発行されるメモリアクセス要求に応
答して、メモリアクセス信号を生成し、上記メモリ部に
供給するためのメモリ制御部とを有し、第１のシステムは、そのシステム内の上記メモリ制御部から供給されたメモ
リ書込みのためのメモリアクセス信号に応答して、その
メモリアクセス信号で実行しようとするメモリ書込み動
作を指定するデジタルなメモリ動作指定情報を生成する
ためのメモリアクセス検出回路と、上記生成されたメモリ動作指定情報を第２のシステムに
上記所定の通信路を介してビットシリアルに送信するた
めの通信部をさらに有し、第２のシステムは、上記メモリ動作指定情報を上記通信路を介して受信する
ための通信部と、受信されたメモリ動作指定情報に応答して、その情報が
指定する書込み動作を第２のシステム内の上記メモリ部
に対して実行するためのメモリアクセス信号を生成し、
そのシステム内の上記メモリ部に供給するためのメモリ
制御信号生成回路とをさらに有するデータ処理装置。
【請求項２】上記メモリ動作指定情報は書込みアドレス
と書込みデータとを含む請求項１記載のデータ処理装
置。
【請求項３】上記メモリアクセス検出回路は、上記メモ
リアクセス信号が、メモリ書込みのためのものであると
きに、上記メモリアクセス信号が指定するメモリ書込み
モードが予め定められた複数のメモリ書込みモードのい
ずれであるかを検出するための回路を有し、上記メモリ動作指定情報は、検出された書込みモードを
指定する情報をさらに含む請求項２記載のデータ処理装
置。
【請求項４】上記予め定められた複数の書込みモード
は、シングルライトとバーストライトを含み、上記メモリアクセス検出回路により検出された書込みモ
ードが、バーストライトであるとき、上記メモリ動作指
定情報は、バーストライトに使用される一連の連続した
書込みアドレスの内の先頭のアドレスおよび一連の書込
みデータを含み、第２のシステム内の上記メモリ制御信号生成回路は、そ
のシステム内の上記通信部により受信された上記メモリ
動作指定情報がバーストライトで書込まれる一連の連続
した書込みアドレスの内の先頭のアドレスおよび一連の
書込みデータを含むときに、そのメモリ動作指定情報に
従って、バーストライトモードでの書込みを実行するた
めのメモリアクセス信号を発生するための回路を有する
請求項３記載のデータ処理装置。
【請求項５】第１，第２のシステムの各々内の上記メモ
リ部はダイナミックメモリであり、第１のシステム内の上記メモリ制御部は、そのシステム
内の上記メモリ部にリフレッシュを指示するメモリアク
セス信号を供給するための回路を有し、第１のシステム内の上記メモリアクセス検出回路は、そ
のシステム内の上記メモリ制御部から供給された、リフ
レッシュを指示するメモリアクセス信号に応答して、リ
フレッシュを指定するデジタルなメモリ動作指定情報を
生成し、そのシステム内の上記通信部に供給し、第２のシステム内の上記メモリ制御信号生成回路は、そ
のシステム内の上記通信部が受信したメモリ動作指定情
報がリフレッシュを指定するとき、そのシステム内の上
記メモリ部に対してリフレッシュを実行するためのメモ
リアクセス信号をさらに生成する請求項１から４のいず
れか一つに記載のデータ処理装置。
【請求項６】上記リフレッシュを指定するメモリ動作指
定情報は、リフレッシュを実行すべきメモリセル群を指
定するリフレッシュアドレスを含む請求項５記載のデー
タ処理装置。
【請求項７】第１のシステム内の上記通信部は、そのシ
ステム内の上記メモリアクセス検出回路により生成され
た上記メモリ動作指定情報を含む、所定のフォーマット
を有する少なくとも一つのパケットを生成し、そのパケ
ットを上記通信路に送信するための回路を有する請求項
１に記載のデータ処理装置。
【請求項８】上記少なくとも一つのパケットは、書込み
を指定するコードと上記書込みアドレスを有する第１の
パケットと上記書込みアドレスを有する第２のパケット
からなる請求項７記載のデータ処理装置。
【請求項９】第１，第２のシステムの各々は、そのシステムに含まれた上記プロセッサに接続されたプ
ロセッサバスと、そのプロセッサバスとそのシステム内の上記メモリ部と
に接続されたチップセットとをさらに有し、そのシステム内の上記メモリ制御部は、そのチップセッ
トに含まれている請求項１記載のデータ処理装置。
【請求項１０】第１のシステムは、異なるメモリアドレスを割り当てられた複数のメモリ部
と、そのシステム内の上記メモリ制御部と上記複数のメモリ
部を並列に接続する複数のバスとを有し、第２のシステムは、上記複数のメモリ部に対応する複数のメモリ部と、そのシステム内の上記プロセッサと上記複数のメモリ部
を並列に接続する複数のバスとを有し、第１のシステム内の上記メモリアクセス検出回路と上記
通信部は、そのシステム内の各メモリ部に対応して設け
られ、第２のシステム内の上記通信部と上記メモリ制御信号生
成回路とは、そのシステム内の上記複数のメモリ部の各
々に対応して設けられ、上記通信路は、第１のシステム内の上記複数のメモリ部
の一つに対応して設けられた上記通信部と、その一つの
メモリ部に対応する、第２のシステム内の上記複数のメ
モリ部の内の一つに対応して設けられている請求項１記
載のデータ処理装置。
【請求項１１】各システムに含まれた、上記プロセッサ
以外の複数の回路を、そのシステムの上記プロセッサを
搭載するプロセッサ・ボード上に実装するかまたはその
プロセッサ・ボードのメモリ・スロットに実装するメモ
リ素子またはメモリ・モジュールと同じ端子形状と端子
配列を持つ電気回路基板上に実装されている請求項１か
ら１０のいずれか一つに記載のデータ処理装置。
【請求項１２】アクト系システムおよびスタンバイ系シ
ステムとしてそれぞれ使用できる二つのシステムを有
し、上記二つのシステムは、通信路により相互に接続され、各システムは、プロセッサと、メモリ部と、そのシステムがアクト系システムとして動作するときに
上記プロセッサから発行されるメモリアクセス要求に応
答して、メモリアクセス信号を生成し、上記メモリ部に
供給するためのメモリ制御部と、そのシステムがアクト系システムとして動作するときに
上記メモリ制御部から供給されたメモリ書込みのための
メモリアクセス信号に応答して、そのメモリアクセス信
号で実行しようとするメモリ書込み動作を指定するデジ
タルなメモリ動作指定情報を生成するためのメモリアク
セス検出回路と、そのシステムがアクト系システムとして動作するときに
上記メモリ動作指定情報を他のシステムに上記通信路を
介してビットシリアルに送信し、そのシステムがスタン
バイ系システムとして動作するときに上記他のシステム
から送信されたメモリ動作指定情報を上記通信路を介し
て受信するための通信部と、そのシステムがスタンバイ系として動作するときに受信
されたメモリ動作指定情報に応答して、その情報が指定
する書込み動作を上記メモリ部に対して実行するための
メモリアクセス信号を生成し、上記メモリ部に供給する
ためのメモリ制御信号生成回路とを有するデータ処理装
置。
【請求項１３】アクト系システムおよびスタンバイ系シ
ステムのいずれにも使用可能なデータ処理装置であっ
て、プロセッサと、メモリ部と、そのデータ処理装置がアクト系システムとして動作する
ときに上記プロセッサから発行されるメモリアクセス要
求に応答して、メモリアクセス信号を生成し、上記メモ
リ部に供給するためのメモリ制御部と、そのデータ処理装置がアクト系システムとして動作する
ときに上記メモリ制御部から供給されたメモリ書込みの
ためのメモリアクセス信号に応答して、そのメモリアク
セス信号で実行しようとするメモリ書込み動作を指定す
るデジタルなメモリ動作指定情報を生成するためのメモ
リアクセス検出回路と、そのデータ処理装置がアクト系システムとして動作する
ときに、上記生成されたメモリ動作指定情報を他のシス
テムに所定の通信路を介してビットシリアルに送信し、
そのデータ処理装置がスタンバイ系システムとして動作
するときに上記他のシステムから送信されたメモリ動作
指定情報を上記通信路を介して受信するための通信部
と、そのデータ処理装置がスタンバイ系として動作するとき
に受信されたメモリ動作指定情報に応答して、その情報
が指定する書込み動作を上記メモリ部に対して実行する
ためのメモリアクセス信号を生成し、上記メモリ部に供
給するためのメモリ制御信号生成回路とを有するデータ
処理装置。
【請求項１４】アクト系システムおよびスタンバイ系シ
ステムにそれぞれ使用するための第１，第２のシステム
を有し、第１，第２のシステムは、所定の通信路により相互に接
続され、各システムは、プロセッサと、メモリ部と、上記プロセッサから発行されるメモリアクセス要求に応
答して、メモリアクセス信号を生成し、上記メモリ部に
供給するためのメモリ制御部と、上記プロセッサに接続されたプロセッサバスと、そのプロセッサバスと上記メモリ部とに接続されたチッ
プセットとを有し、上記メモリ制御部は、上記チップセットに含まれ、第１のシステムは、そのシステム内の上記メモリ制御部から供給されたメモ
リ書込みのためのメモリアクセス信号に応答して、その
メモリアクセス信号で実行しようとするメモリ書込み動
作を指定するメモリ動作指定情報を生成するためのメモ
リアクセス検出回路と、上記生成されたメモリ動作指定情報を第２のシステムに
上記所定の通信路を介して送信するための通信部とをさ
らに有し、第２のシステムは、上記メモリ動作指定情報を上記通信路を介して受信する
ための通信部と、受信されたメモリ動作指定情報に応答して、その情報が
指定する書込み動作を第２のシステム内の上記メモリ部
に対して実行するためのメモリアクセス信号を生成し、
そのシステム内の上記メモリ部に供給するためのメモリ
制御信号生成回路とをさらに有し、第１のシステム内の上記通信部と、上記通信路と、第２
のシステム内の上記通信部は、第１のシステム内の上記
メモリアクセス検出回路により複数のメモリアクセス動
作に対して順次生成される複数のメモリ動作指定情報を
第１のシステムから第２のシステムに取りこぼしなく転
送可能に構成されているデータ処理装置。