JPH09120680A - 集積度を高めた半導体メモリ装置 - Google Patents
集積度を高めた半導体メモリ装置Info
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- JPH09120680A JPH09120680A JP8219935A JP21993596A JPH09120680A JP H09120680 A JPH09120680 A JP H09120680A JP 8219935 A JP8219935 A JP 8219935A JP 21993596 A JP21993596 A JP 21993596A JP H09120680 A JPH09120680 A JP H09120680A
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 集積度を高めた半導体メモリ装置を提供す
る。 【解決手段】 一回のアクセス動作の際、少なくとも二
つ以上のメモリブロックが活性化される半導体メモリ装
置において、複数のメモリブロックから構成される複数
のメモリバンク１００と、前記メモリバンク１００の各
々に提供された複数のデータラインと、隣接するメモリ
ブロックに共通に接続される入出力ラインをもって、前
記各々の入出力ラインが前記データラインの各々に対応
して一つずつ直接的に接続されることにより、半導体メ
モリ装置の集積度を高める。
る。 【解決手段】 一回のアクセス動作の際、少なくとも二
つ以上のメモリブロックが活性化される半導体メモリ装
置において、複数のメモリブロックから構成される複数
のメモリバンク１００と、前記メモリバンク１００の各
々に提供された複数のデータラインと、隣接するメモリ
ブロックに共通に接続される入出力ラインをもって、前
記各々の入出力ラインが前記データラインの各々に対応
して一つずつ直接的に接続されることにより、半導体メ
モリ装置の集積度を高める。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に入出力ラインとデータラインとを効果的に接
続することにより集積度を高めた半導体メモリ装置に関
する。
係り、特に入出力ラインとデータラインとを効果的に接
続することにより集積度を高めた半導体メモリ装置に関
する。
【０００２】
【従来の技術】半導体メモリ装置は低電力化、多機能
化、高速動作化及び高集積化の趨勢に伴い急速に発展し
つつある。半導体メモリ装置の高速動作のためにシステ
ムクロックに同期されて高速動作する同期メモリ装置も
著しく発展しつつある。これと共に、半導体メモリ装置
の高速動作のために、各種特殊なモードを設定すること
により一回のアクセス動作でマルチビットのデータをア
クセスすることができる。このように一回のアクセス動
作でマルチビットをアクセスするために、入出力ライン
及びデータランイのような伝送ラインの数を増やしなけ
ればならない。上述したように、伝送ラインの増加によ
りチップの面積は大きくなる。これは前記半導体メモリ
装置の高集積に逆行することで、高速動作を行いながら
も、高集積化を達成し得る半導体メモリ装置を必要とし
た。
化、高速動作化及び高集積化の趨勢に伴い急速に発展し
つつある。半導体メモリ装置の高速動作のためにシステ
ムクロックに同期されて高速動作する同期メモリ装置も
著しく発展しつつある。これと共に、半導体メモリ装置
の高速動作のために、各種特殊なモードを設定すること
により一回のアクセス動作でマルチビットのデータをア
クセスすることができる。このように一回のアクセス動
作でマルチビットをアクセスするために、入出力ライン
及びデータランイのような伝送ラインの数を増やしなけ
ればならない。上述したように、伝送ラインの増加によ
りチップの面積は大きくなる。これは前記半導体メモリ
装置の高集積に逆行することで、高速動作を行いながら
も、高集積化を達成し得る半導体メモリ装置を必要とし
た。
【０００３】
【発明が解決しようとする課題】本発明の目的は入出力
ラインとデータラインとを効率よく接続してチップの面
積を低減した半導体メモリ装置を提供することにある。
ラインとデータラインとを効率よく接続してチップの面
積を低減した半導体メモリ装置を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明は、一回のアクセス動作の際、少なくとも二つ
以上のメモリブロックが活性化される半導体メモリ装置
において、複数のメモリブロックから構成される複数の
メモリバンクと、前記メモリバンクの各々に提供された
複数のデータラインと、隣接するメモリブロックに共通
に接続される入出力ラインをもって、前記各々の入出力
ラインが前記データラインの各々に対応して一つずつ直
接的に接続されることを特徴とする集積度を高めた半導
体メモリ装置を提供する。
に本発明は、一回のアクセス動作の際、少なくとも二つ
以上のメモリブロックが活性化される半導体メモリ装置
において、複数のメモリブロックから構成される複数の
メモリバンクと、前記メモリバンクの各々に提供された
複数のデータラインと、隣接するメモリブロックに共通
に接続される入出力ラインをもって、前記各々の入出力
ラインが前記データラインの各々に対応して一つずつ直
接的に接続されることを特徴とする集積度を高めた半導
体メモリ装置を提供する。
【０００５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳細に説明する。図１は一般的な半導
体メモリ装置のメモリアレイ構造を示す図面である。図
１を参照すると、メモリアレイは４個のメモリバンク１
００、２００、３００、４００を有している。各々のメ
モリバンクは８個のメモリブロックを有している。前記
各々のメモリバンクの周囲には８個のデータライン１０
１、２０１、３０１、４０１が形成されている。前記全
てのデータラインは共通データライン５００に接続さ
れ、前記共通データライン５００はデータ入出力パッド
（図示せず）に接続される。前記データライン１０１、
２０１、３０１、４０１と共通データライン５００との
間には入力ドライバもしくは出力センスアンプ１０、２
０、３０、４０が接続されてもよい。図１に示したメモ
リ装置が、若し１６メガビットＤＲＡＭ半導体装置であ
れば、各メモリバンクのメモリ容量は４メガビットであ
り、各メモリブロックのメモリ容量は５１２キロバイト
である。アクセス動作の際、メモリバンク及びメモリブ
ロックはコラムアドレス信号の一部ビットにより選ばれ
る。前記メモリバンクは相互間のデータ衝突を防止する
ために排他的に選択されるべきである。例えば、メモリ
バンク１０が選ばれる場合、ローアドレス信号の一部ビ
ットにより２個のメモリブロックが活性化される。すな
わち、メモリブロックＢＬＫ１が活性化されるとき、メ
モリブロックＢＬＫ５も同時に活性化される。これと同
様に、メモリブロックＢＬＫ２、ＢＬＫ６、メモリブロ
ックＢＬＫ３、ＢＬＫ７、メモリブロックＢＬＫ４、Ｂ
ＬＫ８は常に同時に活性化される。各メモリブロックに
入出力されるデータは４ビットである。したがって、一
回のアクセスサイクルの際、合計８ビットのデータがメ
モリバンクに入出力される。
明の実施の形態を詳細に説明する。図１は一般的な半導
体メモリ装置のメモリアレイ構造を示す図面である。図
１を参照すると、メモリアレイは４個のメモリバンク１
００、２００、３００、４００を有している。各々のメ
モリバンクは８個のメモリブロックを有している。前記
各々のメモリバンクの周囲には８個のデータライン１０
１、２０１、３０１、４０１が形成されている。前記全
てのデータラインは共通データライン５００に接続さ
れ、前記共通データライン５００はデータ入出力パッド
（図示せず）に接続される。前記データライン１０１、
２０１、３０１、４０１と共通データライン５００との
間には入力ドライバもしくは出力センスアンプ１０、２
０、３０、４０が接続されてもよい。図１に示したメモ
リ装置が、若し１６メガビットＤＲＡＭ半導体装置であ
れば、各メモリバンクのメモリ容量は４メガビットであ
り、各メモリブロックのメモリ容量は５１２キロバイト
である。アクセス動作の際、メモリバンク及びメモリブ
ロックはコラムアドレス信号の一部ビットにより選ばれ
る。前記メモリバンクは相互間のデータ衝突を防止する
ために排他的に選択されるべきである。例えば、メモリ
バンク１０が選ばれる場合、ローアドレス信号の一部ビ
ットにより２個のメモリブロックが活性化される。すな
わち、メモリブロックＢＬＫ１が活性化されるとき、メ
モリブロックＢＬＫ５も同時に活性化される。これと同
様に、メモリブロックＢＬＫ２、ＢＬＫ６、メモリブロ
ックＢＬＫ３、ＢＬＫ７、メモリブロックＢＬＫ４、Ｂ
ＬＫ８は常に同時に活性化される。各メモリブロックに
入出力されるデータは４ビットである。したがって、一
回のアクセスサイクルの際、合計８ビットのデータがメ
モリバンクに入出力される。
【０００６】図２は従来の技術による入出力ラインとデ
ータラインとの接続関係を示す回路図である。説明の便
宜上、図２は図１のメモリバンク１００の入出力ライン
ＩＯ１〜ＩＯ８とデータラインＤＩＯ１〜ＤＩＯ８との
接続関係を示した。上述したように、メモリバンク１０
０は８個のメモリブロックＢＬＫ１〜ＢＬＫ８を有して
いる。前記メモリブロックの下端には８個のデータライ
ンＤＩＯ１〜ＤＩＯ８が形成されている。かつ、各メモ
リブロックの左右には各々二本の入出力ラインが配置さ
れるので、メモリバンク１００は合計１８個の入出力ラ
カンＩＯ１〜ＩＯ８を有するようになる。入出力ライン
ＩＯ１、ＩＯ２はデータラインＤＩＯ１、ＤＩＯ２と各
々接続され、入出力ラインＩＯ３、ＩＯ４はデータライ
ンＤＩＯ３、ＤＩＯ４と各々接続され、入出力ラインＩ
Ｏ５、ＩＯ６はデータラインＤＩＯ１、ＤＩＯ２と各々
接続され、入出力ラインＩＯ７、ＩＯ８はデータライン
ＤＩＯ３、ＤＩＯ４と各々接続される。入出力ラインＩ
Ｏ９、ＩＯ１０はデータラインＤＩＯ１、ＤＩＯ５及び
データラインＤＩＯ２、ＤＩＯ６と各々共通に接続され
る。かつ、入出力ラインＩＯ１１、ＩＯ１２はデータラ
インＤＩＯ７、ＤＩＯ８と各々接続され、入出力ライン
ＩＯ１３、ＩＯ１４はデータラインＤＩＯ５、ＤＩＯ６
と各々接続され、入出力ラインＩＯ１５、ＩＯ１６はデ
ータラインＤＩＯ７、ＤＩＯ８と各々接続され、入出力
ラインＩＯ１７、ＩＯ１８はデータラインＤＩＯ５、Ｄ
ＩＯ６と各々接続される。各メモリブロックの有するビ
ットラインはインターリービング方式で配列される。こ
れはビットラインセンスアンプ（図示せず）が相互隣接
するメモリブロックの共有する共有センスアンプを示
す。その他に分離ゲート、センスアンプ、入出力ドライ
バなどのような周辺回路の構成は省略した。
ータラインとの接続関係を示す回路図である。説明の便
宜上、図２は図１のメモリバンク１００の入出力ライン
ＩＯ１〜ＩＯ８とデータラインＤＩＯ１〜ＤＩＯ８との
接続関係を示した。上述したように、メモリバンク１０
０は８個のメモリブロックＢＬＫ１〜ＢＬＫ８を有して
いる。前記メモリブロックの下端には８個のデータライ
ンＤＩＯ１〜ＤＩＯ８が形成されている。かつ、各メモ
リブロックの左右には各々二本の入出力ラインが配置さ
れるので、メモリバンク１００は合計１８個の入出力ラ
カンＩＯ１〜ＩＯ８を有するようになる。入出力ライン
ＩＯ１、ＩＯ２はデータラインＤＩＯ１、ＤＩＯ２と各
々接続され、入出力ラインＩＯ３、ＩＯ４はデータライ
ンＤＩＯ３、ＤＩＯ４と各々接続され、入出力ラインＩ
Ｏ５、ＩＯ６はデータラインＤＩＯ１、ＤＩＯ２と各々
接続され、入出力ラインＩＯ７、ＩＯ８はデータライン
ＤＩＯ３、ＤＩＯ４と各々接続される。入出力ラインＩ
Ｏ９、ＩＯ１０はデータラインＤＩＯ１、ＤＩＯ５及び
データラインＤＩＯ２、ＤＩＯ６と各々共通に接続され
る。かつ、入出力ラインＩＯ１１、ＩＯ１２はデータラ
インＤＩＯ７、ＤＩＯ８と各々接続され、入出力ライン
ＩＯ１３、ＩＯ１４はデータラインＤＩＯ５、ＤＩＯ６
と各々接続され、入出力ラインＩＯ１５、ＩＯ１６はデ
ータラインＤＩＯ７、ＤＩＯ８と各々接続され、入出力
ラインＩＯ１７、ＩＯ１８はデータラインＤＩＯ５、Ｄ
ＩＯ６と各々接続される。各メモリブロックの有するビ
ットラインはインターリービング方式で配列される。こ
れはビットラインセンスアンプ（図示せず）が相互隣接
するメモリブロックの共有する共有センスアンプを示
す。その他に分離ゲート、センスアンプ、入出力ドライ
バなどのような周辺回路の構成は省略した。
【０００７】次に、図１及び図２を参照して図２に示し
た従来の回路に対する動作を説明する。読出し動作の場
合、メモリ制御器（図示せず）からローアドレスストロ
ーブ信号（row address strobe signal : 以下、ＲＡＳ
Ｂという）及びコラムアドレスストローブ信号（column
address strobe signal :以下、ＣＡＳＢという）が入
出力ラインに入力される。前記ＲＡＳＢとＣＡＳＢはメ
モリブロック内のメモリアレイのメモリセルを選択する
ためのアドレス信号の入力を許容する外部信号である。
メモリ制御器からメモリアレイにアドレス信号が入力さ
れると、マルチプレクサ１、２でローアドレス信号とコ
ラムアドレス信号とに分離され、分離されたローアドレ
ス信号及びコラムアドレス信号が所定のメモリバンク及
び前記所定のメモリバンクのメモリブロックを選択す
る。
た従来の回路に対する動作を説明する。読出し動作の場
合、メモリ制御器（図示せず）からローアドレスストロ
ーブ信号（row address strobe signal : 以下、ＲＡＳ
Ｂという）及びコラムアドレスストローブ信号（column
address strobe signal :以下、ＣＡＳＢという）が入
出力ラインに入力される。前記ＲＡＳＢとＣＡＳＢはメ
モリブロック内のメモリアレイのメモリセルを選択する
ためのアドレス信号の入力を許容する外部信号である。
メモリ制御器からメモリアレイにアドレス信号が入力さ
れると、マルチプレクサ１、２でローアドレス信号とコ
ラムアドレス信号とに分離され、分離されたローアドレ
ス信号及びコラムアドレス信号が所定のメモリバンク及
び前記所定のメモリバンクのメモリブロックを選択す
る。
【０００８】説明の便宜上、特定のローアドレスが入力
された図１のメモリバンク１００及び図２のメモリブロ
ックＢＬＫ１、ＢＬＫ５が選ばれると仮定する。する
と、メモリブロックＢＬＫ１の左右に配置された入出力
ラインＩＯ１〜ＩＯ４とデータラインＤＩＯ１〜ＤＩＯ
４を介して４ビットのデータがメモリバンク１００から
出力される。かつ、前記メモリブロックＢＬＫ５の左右
に配置された入出力ラインＩＯ９〜ＩＯ１２とデータラ
インＩＯ１〜ＩＯ２、ＤＩＯ５〜ＤＩＯ８を介して４ビ
ットのデータがメモリバンク１００から出力されるの
で、一回の読出しサイクルの間、合計８ビットのデータ
が出力される。この場合、データの出力は相異なるデー
タラインを通してなる。したがって、アクセス動作の
際、データの衝突が発生しない。
された図１のメモリバンク１００及び図２のメモリブロ
ックＢＬＫ１、ＢＬＫ５が選ばれると仮定する。する
と、メモリブロックＢＬＫ１の左右に配置された入出力
ラインＩＯ１〜ＩＯ４とデータラインＤＩＯ１〜ＤＩＯ
４を介して４ビットのデータがメモリバンク１００から
出力される。かつ、前記メモリブロックＢＬＫ５の左右
に配置された入出力ラインＩＯ９〜ＩＯ１２とデータラ
インＩＯ１〜ＩＯ２、ＤＩＯ５〜ＤＩＯ８を介して４ビ
ットのデータがメモリバンク１００から出力されるの
で、一回の読出しサイクルの間、合計８ビットのデータ
が出力される。この場合、データの出力は相異なるデー
タラインを通してなる。したがって、アクセス動作の
際、データの衝突が発生しない。
【０００９】前記図２に示したようにメモリブロックＢ
ＬＫ１〜ＢＬＫ８の間に配置された入出力ラインＩＯ１
〜ＩＯ１８は隣接するメモリブロックにより共有され
る。一方、メモリブロックＢＬＫ４とメモリブロックＢ
ＬＫ５との間に配置される入出力ラインＩＯ９、ＩＯ１
０はメモリブロックＢＬＫ４及びメモリブロックＢＬＫ
５が選ばれることにより相異なるデータラインを介して
データを出力させる。すなわち、入出力ラインＩＯ９、
ＩＯ１０はデータラインＤＩＯ１、ＤＩＯ５とＤＩＯ
２、ＤＩＯ６を共有する。したがって、入出力ラインＩ
Ｏ９、ＩＯ１０のライン上にはデータラインを選択接続
するためにマルチプレクサ１、２が配置されなければな
らない。すなわち、入出力ラインＩＯ１〜ＩＯ１８は合
計１８ラインであり、データラインＤＩＯ１〜ＤＩＯ８
は合計８ラインである。かつ、メモリブロックは二つが
同時に活性化されることによりメモリブロックＢＬＫ１
が選ばれると、メモリブロックＢＬＫ５も共に選ばれ
る。さらに、各メモリブロックは二本の入出力ラインを
共有する。これにより、メモリブロックＢＬＫ１はデー
タラインＤＩＯ１〜ＤＩＯ４を使用し、メモリブロック
ＢＬＫ５はデータラインＤＩＯ５〜ＤＩＯ８を使用す
る。一方、メモリブロックＢＬＫ４が選ばれると、メモ
リブロックＢＬＫ８も共に選ばれる。これにより、メモ
リブロックＢＬＫ８はデータラインＤＩＯ５〜ＤＩＯ８
を使用し、メモリブロックＢＬＫ４はデータラインＤＩ
Ｏ１〜ＤＩＯ４を使用する。したがって、前記メモリブ
ロックＢＬＫ４とメモリブロックＢＬＫ５との間の入出
力ラインＩＯ９、ＩＯ１０はデータラインＤＩＯ１、Ｄ
ＩＯ５及びＤＩＯ２、ＤＩＯ６に選択的に接続されなけ
ればならない。これにより、前記入出力ラインＩＯ９、
ＩＯ１０にマルチプレクサ１、２が用いられている。こ
れはインターリービング方式で構成されるメモリ装置の
特性から発生する問題点である。図２の点円で表れたＡ
部分は下記の事項を示している。図２に示した回路図に
おいて、上述したマルチプレクサ１、２により半導体チ
ップの面積が大きくなる。前記マルチプレクサ１、２は
半導体メモリ装置の高集積化を阻害する要素として作用
する。図２の実施例においては、メモリブロックの２個
が活性化される場合を示したが、４個もしくは８個のメ
モリブロックが活性化される場合、前記マルチプレクサ
の数が増えることにより、チップの面積は急激に増加す
る。
ＬＫ１〜ＢＬＫ８の間に配置された入出力ラインＩＯ１
〜ＩＯ１８は隣接するメモリブロックにより共有され
る。一方、メモリブロックＢＬＫ４とメモリブロックＢ
ＬＫ５との間に配置される入出力ラインＩＯ９、ＩＯ１
０はメモリブロックＢＬＫ４及びメモリブロックＢＬＫ
５が選ばれることにより相異なるデータラインを介して
データを出力させる。すなわち、入出力ラインＩＯ９、
ＩＯ１０はデータラインＤＩＯ１、ＤＩＯ５とＤＩＯ
２、ＤＩＯ６を共有する。したがって、入出力ラインＩ
Ｏ９、ＩＯ１０のライン上にはデータラインを選択接続
するためにマルチプレクサ１、２が配置されなければな
らない。すなわち、入出力ラインＩＯ１〜ＩＯ１８は合
計１８ラインであり、データラインＤＩＯ１〜ＤＩＯ８
は合計８ラインである。かつ、メモリブロックは二つが
同時に活性化されることによりメモリブロックＢＬＫ１
が選ばれると、メモリブロックＢＬＫ５も共に選ばれ
る。さらに、各メモリブロックは二本の入出力ラインを
共有する。これにより、メモリブロックＢＬＫ１はデー
タラインＤＩＯ１〜ＤＩＯ４を使用し、メモリブロック
ＢＬＫ５はデータラインＤＩＯ５〜ＤＩＯ８を使用す
る。一方、メモリブロックＢＬＫ４が選ばれると、メモ
リブロックＢＬＫ８も共に選ばれる。これにより、メモ
リブロックＢＬＫ８はデータラインＤＩＯ５〜ＤＩＯ８
を使用し、メモリブロックＢＬＫ４はデータラインＤＩ
Ｏ１〜ＤＩＯ４を使用する。したがって、前記メモリブ
ロックＢＬＫ４とメモリブロックＢＬＫ５との間の入出
力ラインＩＯ９、ＩＯ１０はデータラインＤＩＯ１、Ｄ
ＩＯ５及びＤＩＯ２、ＤＩＯ６に選択的に接続されなけ
ればならない。これにより、前記入出力ラインＩＯ９、
ＩＯ１０にマルチプレクサ１、２が用いられている。こ
れはインターリービング方式で構成されるメモリ装置の
特性から発生する問題点である。図２の点円で表れたＡ
部分は下記の事項を示している。図２に示した回路図に
おいて、上述したマルチプレクサ１、２により半導体チ
ップの面積が大きくなる。前記マルチプレクサ１、２は
半導体メモリ装置の高集積化を阻害する要素として作用
する。図２の実施例においては、メモリブロックの２個
が活性化される場合を示したが、４個もしくは８個のメ
モリブロックが活性化される場合、前記マルチプレクサ
の数が増えることにより、チップの面積は急激に増加す
る。
【００１０】したがって、本発明では入出力ラインとデ
ータラインとを効率よく接続することにより半導体メモ
リ装置のチップ面積を低減しようとする。以下、添付し
た図３を参照して本発明の望ましい実施例を説明する。
図面中の同一な構成及び動作をする回路及び素子に対し
ては図２と同一な参照番号及び同一な参照符号が用いら
れている。
ータラインとを効率よく接続することにより半導体メモ
リ装置のチップ面積を低減しようとする。以下、添付し
た図３を参照して本発明の望ましい実施例を説明する。
図面中の同一な構成及び動作をする回路及び素子に対し
ては図２と同一な参照番号及び同一な参照符号が用いら
れている。
【００１１】図３は本発明の実施例による入出力ライン
とデータラインとの接続関係を示す回路図である。図３
の構成を見ると、図２とは異なりメモリブロックＢＬＫ
４とメモリブロックＢＬＫ５との間の入出力ラインにマ
ルチプレクサが用いられず、各入出力ラインとデータラ
インとの接続が次のように変更された。すなわち、入出
力ラインＩＯ１、ＩＯ２はデータラインＤＩＯ５、ＤＩ
Ｏ６と各々接続され、入出力ラインＩＯ９、ＩＯ１０は
データラインＤＩＯ１、ＤＩＯ２と各々直接的に接続さ
れる。残り入出力ラインＩＯ３〜ＩＯ８、ＩＯ１１〜Ｉ
Ｏ１８とデータラインＤＩＯ１〜ＤＩＯ８との接続は前
記図２と同様である。メモリブロックＢＬＫ１〜ＢＬＫ
８の配置も前記図２と同様である。すなわち、メモリバ
ンク１００は８個のメモリブロックＢＬＫ１〜ＢＬＫ８
を有している。前記メモリブロックＢＬＫ１〜ＢＬＫ８
の下端には８個のデータラインＤＩＯ１〜ＤＩＯ８が配
置されている。かつ、前記メモリブロックＢＬＫ１〜Ｂ
ＬＫ８は各々左右に２個の入出力ラインを有しており、
前記メモリバンク１００は合計１８個の入出力ラインＩ
Ｏ１〜ＩＯ１８を有している。各メモリブロックに配置
されたビットラインは従来のようにインターリービング
方式で配列される。その他にセンスアンプ回路、分離ゲ
ートト、入出力ドライバなどのような周辺回路は図面に
省略した。
とデータラインとの接続関係を示す回路図である。図３
の構成を見ると、図２とは異なりメモリブロックＢＬＫ
４とメモリブロックＢＬＫ５との間の入出力ラインにマ
ルチプレクサが用いられず、各入出力ラインとデータラ
インとの接続が次のように変更された。すなわち、入出
力ラインＩＯ１、ＩＯ２はデータラインＤＩＯ５、ＤＩ
Ｏ６と各々接続され、入出力ラインＩＯ９、ＩＯ１０は
データラインＤＩＯ１、ＤＩＯ２と各々直接的に接続さ
れる。残り入出力ラインＩＯ３〜ＩＯ８、ＩＯ１１〜Ｉ
Ｏ１８とデータラインＤＩＯ１〜ＤＩＯ８との接続は前
記図２と同様である。メモリブロックＢＬＫ１〜ＢＬＫ
８の配置も前記図２と同様である。すなわち、メモリバ
ンク１００は８個のメモリブロックＢＬＫ１〜ＢＬＫ８
を有している。前記メモリブロックＢＬＫ１〜ＢＬＫ８
の下端には８個のデータラインＤＩＯ１〜ＤＩＯ８が配
置されている。かつ、前記メモリブロックＢＬＫ１〜Ｂ
ＬＫ８は各々左右に２個の入出力ラインを有しており、
前記メモリバンク１００は合計１８個の入出力ラインＩ
Ｏ１〜ＩＯ１８を有している。各メモリブロックに配置
されたビットラインは従来のようにインターリービング
方式で配列される。その他にセンスアンプ回路、分離ゲ
ートト、入出力ドライバなどのような周辺回路は図面に
省略した。
【００１２】図３のように入出力ラインＩＯ１、ＩＯ２
はデータラインＤＩＯ１、ＤＩＯ２でないデータライン
ＤＩＯ５、ＤＩＯ６が接続されている。したがって、入
出力ラインＩＯ９、ＩＯ１０はデータラインＤＩＯ１、
ＤＩＯ５及びデータＤＩＯ２、ＤＩＯ６を共有せず、デ
ータランＤＩＯ１、ＤＩＯ２に接続されて用いられる。
以上、説明したように入出力ラインの直接接続を変更す
ることにより、マルチプレクサを用いずにも従来のよう
に８ビットのデータが入出力する半導体メモリ装置を具
現することができる。図３の点円のＢ部分が上述した内
容である。
はデータラインＤＩＯ１、ＤＩＯ２でないデータライン
ＤＩＯ５、ＤＩＯ６が接続されている。したがって、入
出力ラインＩＯ９、ＩＯ１０はデータラインＤＩＯ１、
ＤＩＯ５及びデータＤＩＯ２、ＤＩＯ６を共有せず、デ
ータランＤＩＯ１、ＤＩＯ２に接続されて用いられる。
以上、説明したように入出力ラインの直接接続を変更す
ることにより、マルチプレクサを用いずにも従来のよう
に８ビットのデータが入出力する半導体メモリ装置を具
現することができる。図３の点円のＢ部分が上述した内
容である。
【００１３】
【発明の効果】本発明の実施例によると、同じメモリバ
ンクで二つ以上のメモリブロックが同時に活性されてマ
ルチビットの情報をアクセスする場合にもマルチプレク
サが不要である。したがって、チップの面積を効果的に
低減した半導体装置が具現できる。本発明の実施例は１
６メガビットＤＲＡＭを用いる場合を仮定したが、当分
野に通常の知識を持つ者は１６メガビットＤＲＡＭ以上
の高集積メモリ装置にも本発明を容易に適用することが
できる。かつ、本実施例では一回のアクセスサイクルの
間、２個のメモリブロックが活性化され８ビットのデー
タがアクセスされる場合に限られたが、２個以上のメモ
リブロックが活性される場合もしくは８ビット以上のマ
ルチビット情報がアクセスされる場合に本発明の技術的
思想はより優れる効能がある。
ンクで二つ以上のメモリブロックが同時に活性されてマ
ルチビットの情報をアクセスする場合にもマルチプレク
サが不要である。したがって、チップの面積を効果的に
低減した半導体装置が具現できる。本発明の実施例は１
６メガビットＤＲＡＭを用いる場合を仮定したが、当分
野に通常の知識を持つ者は１６メガビットＤＲＡＭ以上
の高集積メモリ装置にも本発明を容易に適用することが
できる。かつ、本実施例では一回のアクセスサイクルの
間、２個のメモリブロックが活性化され８ビットのデー
タがアクセスされる場合に限られたが、２個以上のメモ
リブロックが活性される場合もしくは８ビット以上のマ
ルチビット情報がアクセスされる場合に本発明の技術的
思想はより優れる効能がある。
【図１】一般的な半導体メモリ装置のメモリアレイ構造
を示す図面である。
を示す図面である。
【図２】従来の技術による入出力ラインとデータライン
との接続関係を示す図面である。
との接続関係を示す図面である。
【図３】本発明の実施例による入出力ラインとデータラ
インとの接続関係を示す図面である。
インとの接続関係を示す図面である。
１００、２００、３００、４００ メモリバンク ５００ 共通データライン １０、２０、３０、４０ 入力ドライバもしくは出力
センスアンプ １、２ マルチプレクサ
センスアンプ １、２ マルチプレクサ
Claims (4)
- 【請求項１】 一回のアクセス動作の際、少なくとも二
つ以上のメモリブロックが活性化される半導体メモリ装
置において、 複数のメモリブロックから構成される複数のメモリバン
クと、 前記メモリバンクの各々に提供された複数のデータライ
ンと、 隣接するメモリブロックに共通に接続される入出力ライ
ンをもって、前記各々の入出力ラインが前記データライ
ンの各々に対応して一つずつ直接的に接続されることを
特徴とする集積度を高めた半導体メモリ装置。 - 【請求項２】 前記メモリブロックのビットラインがイ
ンターリービング方式で配列されることを特徴とする請
求項１に記載の集積度を高めた半導体メモリ装置。 - 【請求項３】 前記入出力ラインとデータラインとの間
にマルチプレクサが接続されないことを特徴とする請求
項１に記載の集積度を高めた半導体メモリ装置。 - 【請求項４】 活性化されるメモリブロックは４個、８
個または１６個であることを特徴とする請求項１に記載
の集積度を高めた半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P26422 | 1995-08-24 | ||
| KR1019950026422A KR0154719B1 (ko) | 1995-08-24 | 1995-08-24 | 집적도를 높인 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120680A true JPH09120680A (ja) | 1997-05-06 |
Family
ID=19424400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8219935A Pending JPH09120680A (ja) | 1995-08-24 | 1996-08-21 | 集積度を高めた半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701271A (ja) |
| JP (1) | JPH09120680A (ja) |
| KR (1) | KR0154719B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374632B1 (ko) * | 1999-08-09 | 2003-03-04 | 삼성전자주식회사 | 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법 |
| US7349233B2 (en) * | 2006-03-24 | 2008-03-25 | Intel Corporation | Memory device with read data from different banks |
| US8526264B2 (en) * | 2011-06-29 | 2013-09-03 | Stmicroelectronics International N.V. | Partial write on a low power memory architecture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658377A (en) * | 1984-07-26 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
-
1995
- 1995-08-24 KR KR1019950026422A patent/KR0154719B1/ko not_active IP Right Cessation
-
1996
- 1996-08-21 JP JP8219935A patent/JPH09120680A/ja active Pending
- 1996-08-26 US US08/703,203 patent/US5701271A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR970012690A (ko) | 1997-03-29 |
| US5701271A (en) | 1997-12-23 |
| KR0154719B1 (ko) | 1998-12-01 |
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|
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