JPH01155597A

JPH01155597A - 半導体記憶装置

Info

Publication number: JPH01155597A
Application number: JP62314042A
Authority: JP
Inventors: Yuji Sakai; 祐二酒井; Tetsuo Matsumoto; 哲郎松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1989-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
冗長アドレス切り換え回路を内蔵する大容量のダイナミ
ック型ＲＡＭ　（ランダム・アクセス・メモリ）等に利
用して特に有効な技術に関するものである。

〔従来の技術〕

冗長ワード線及び冗長データ線を含むメモリアレイを具
備するダイナミック型ＲＡＭ等の半導体記憶装置がある
。これらの半導体記憶装置には、欠陥メモリセルが結合
されるワード線又はデータ線が指定されたとき、これら
のワード線又はデータ線を対応する上記冗長ワード線又
は冗長データに切り換えるための冗長アドレス切り換え
回路が設けられる。これにより、メモリアレイの欠陥ビ
ット救済が行われ、ダイナミ７り型ＲＡＭ等の製品歩留
りの向上が図られる。

冗長アドレス切り換え回路を具備するグイナミ７り型Ｒ
ＡＭについては、例えば、日経マグロウヒル社発行、１
９８５年６月３日付「日経エレクトロニクスＪ第２０９
頁〜第２３１頁に記載されている。

〔発明が解決しようとする問題点〕

上記に記載されるような従来のダイナミック型ＲＡＭ等
において、メモリアレイの欠陥ピントを検出するための
試験動作は、所定の製造工程で、例えばブローμ等の試
験装置を接続することによって行われる。

ところが、上記の試験動作は、メモリアレイを構成する
すべてのメモリセルについて行うことが必須とされる。

したがって、ダイナミック型ＲＡＭ等の大容量化及び高
集積化が進むにともない、高性能かつ大型化された試験
装置が必要とされつつある。このため、上記のようなダ
イナミック型ＲＡＭ等を生産する製造工場では、美大な
設備投資を余儀なくされ、試験コストが増大する。その
結果、ダイナミック型ＲＡＭ等の半導体記憶装置の低コ
スト化が妨げられる。

この発明の目的は、試験コストの削減を図ったダイナミ
ック型ＲＡＭ等の半導体記憶装置を提供することにある
。この発明の他の目的は、ダイナミック型ＲＡＭ等の半
導体記憶装置の低コスト化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等の半導体記憶装置の
それぞれに、所定の試験モードにおいてメモリアレイの
欠陥メモリセルを槙出し、その不良アドレスを冗長ワー
ー線又は冗長データ線に割り当て、さらに対応する不良
アドレス記憶回路に書き込む試験回路を設けるものであ
る。

〔作　　用〕

上記した手段によれば、欠陥メモリセルの検出や不良ア
ドレスの割り当て等に必要な試験動作を、高性能かつ大
型化された試験装置を要することな（、チップごとに自
律的に行うことができる・これにより・ダイナミック型
ＲＡＭ等の半導体記憶装置の試験コストを削減し、その
低コスト化を図ることができる。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第２
図には、第１図のダイナミック型ＲＡＭの試験回路ＴＣ
の一実施例の回路ブロック図が示されている。これらの
図をもとに、この実施例のダイナミック型ＲＡＭの構成
と動作の概要を説明する。なお、第１図及び第２図の各
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、２本の冗長ワード線と２組の冗長相補データ線を
含むメモリアレイＭＡＲＹを基本構成とする。これらの
冗長ワード線及び冗長相補データ線は、冗長アドレス切
り換え回路ＲＡＣに結合され、各冗長ワード線及び冗長
相補データ線に割り当てられた不良アドレスは、不良ア
ドレス記憶回路ＲＯＭ　（第１の記憶回路）の対応する
アドレスに書き込まれる。冗長アドレス切り換え回路Ｒ
ＡＣは、外部から指定されるアドレスと上記不良アドレ
ス記憶回路ＲＯＭに保持される不良アドレスとを比較照
合し、両アドレスが一致したとき対）芯する冗長ワード
線又は冗長相補データ線を選択状態とする。

この実施例のダイナミック型ＲＡＭは、さらに所定の製
造工程において、メモリアレイＭＡＲＹのすべてのメモ
リセルに対する機能試験を行い、欠陥メモリセルを検出
する試験回路ＴＣを含む。

試験回路ＴＣは、特に制限されないが、試験モーＦ　信
号Ｔ　Ｓ　Ｔがロウレベルとされることで、選択的に動
作状態とされる。この動作状態において、試験回路ＴＣ
は、上記機能試験を行い、欠陥メモリセルが結合される
不良アドレスに対して所定のアルゴリズムに従って上記
冗長ワード線又は冗長相補データ線に割り当て、その不
良アドレスを上記不良アドレス記憶回路ＲＯＭの対応す
るアドレスに書き込む機能を持つ。これにより、この実
施例のダイナミック型ＲＡＭは、欠陥メモリセルの検出
と冗長ワード線及び冗長相補データ線の割り当てに必要
な試験動作を、高性能かつ大型化された特別な試験装置
を要することなく、自律的に行うことができるものであ
る。

第２図において、メモリアレイＭＡＲＹは、特に制限さ
れないが、２交点（折り返しビット線）方式とされ、同
図の垂直方向に配置されるｍ＋１本のワード線Ｗ　Ｏｗ
　Ｗ　ｍ及び２本の冗長ワード線ＷｒＯ”Ｗｒｌと、水
平方向に配置されるｎ＋１む。これらのワード線及び相
補データ線の交点には、（ｍ＋３）ｘ　（ｎ＋３）Ｉ固
のダイナミック型メモリセルが格子状に配置される。

メモリアレイＭＡＲＹを構成する各メモリセルは、特に
制限されないが、それぞれ１個の情報蓄積用キャパシタ
及びアドレス選択用ＭＯ３ＦＥＴを含む。メモリアレイ
ＭＡＲＹの同一の列に配置されるｍ＋３個のメモリセル
のアドレス選択用ＭＯ３ＦＥＴのドレインは、対応する
相補データ線又は冗長相補データ線の非反転信号線又は
反転信号線に所定の規則性をもって交互に結合される。

また、メモリアレイＭＡＲＹの同一の行に配置されるｎ
＋３個のメモリセルのアドレス選択用ＭＯ３ＦＥＴのゲ
ートは、対応するワード線又は冗長ワード線にそれぞれ
共通結合される。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗｍは
、ロウアドレスデコーダＲＤＣＨに結合され、択一的に
選択状態とされる。また、冗長ワード線ＷｒＯ〜Ｗｒｌ
は、後述するように、冗長アドレス切り換え回路ＲＡＣ
に結合され、選択・指定される。

ロウアドレスデコーダＲＤＣＲは、特に制限されないが
、後述するタイミング発生回路ＴＧから供給されるタイ
ミング信号φＸに従って、選択的に動作状態とされる。

この動作状態において、ロウアドレスデコーダＲＤＣＲ
は、後述するロウアドレスバッファＲＡＤＢから供給さ
れるｉ＋ｌビットの相補内部アドレス信号土ｘＯ〜ａｘ
ｉ　　（ここで、例えば非反転内部アドレス信号ａｘＯ
と反転内部アドレス信号丁マ］を、あわせて相補内部ア
ドレス選択用ｘＯのように表す。以下同じ）をデコード
し、対応する１本のワード線ＷＯ〜Ｗｍを択一的にハイ
レベルの選択状態とする。

ロウアドレスバッファＲＡＤＢは、後述するロウアドレ
スマルチプレクサＲＡＭＸから供給されるロウアドレス
信号を、タイミング発生回路ＴＧから供給されるタイミ
ング信号φａｒに従って取り込み、保持する。またこれ
らのロウアドレス信号をもとに、上記相補内部アドレス
信号ａｘｏ〜土ｘｉを形成する。これらの相補内部アド
レス信号ａ　ｘ　Ｏｗ　ａ　ｘ　ｉは、上記ロウアドレ
スデコーダＲＤＣＨに供給されるとともに、後述する冗
長アドレス切り換え回路ＲＡＣに供給される。

ロウアドレスマルチプレクサＲＡＭＸの一方の入力端子
には、外部端子ＡＯ＝Ａｉを介して時分割的に供給され
るＸアドレス信号ＸＡＯ〜ＸＡｉが入力される。また、
その他方の入力端子には、後述する試験回路ＴＣから、
試験アドレス信号ｔａＯ〜ｔａｉが供給される。さらに
、ロウアドレスマルチプレクサＲＡＭＸには、タイミン
グ発生回路ＴＯから内部試験制御信号ｔｓｔが供給され
る。この内部試験制御信号ｔｓｔは、ダイナミック型Ｒ
ＡＭが所定の試験モードとされるとき、選択的にハイレ
ベルとされる。

ロウアドレスマルチプレクサＲＡＭＸは、ダイナミック
型ＲＡＭが所定の試験モードとされ上記内部試験制御信
号ｔｓｔがハイレベルとされるとき、試験回路ＴＣから
供給される試験アドレス信号ｔａＱ〜ｔａｉを選択し、
ロウアドレス信号として上記ロウアドレスバッファＲＡ
ＤＢに伝達する。また、ダイナミック型ＲＡＭが通常の
動作モードとされ上記内部試験制御信号ｔｓｔがロウレ
ベルとされるとき、外部端子ＡＯ−Ａｔを介して供給さ
れるＸアドレス信号ＸＡＯ〜ＸＡｉを選択し、ロウアド
レス信号として上記ロウアドレスバッファＲＡＤＢに伝
達する。

次に、メモリアレイＭＡＲＹを構成する相補データ線Ｄ
Ｏ−ＤＯ〜Ｄｎ−σ石及び冗長相補データ線ＤｒＯ−Ｄ
ｒＯ”Ｄｒｌ−Ｄｒｌは、その−方において、センスア
ンプＳＡの対応する単位増幅回路にそれぞれ結合され、
その他方において、カラムスイッチＣ８Ｗの対応するス
イッチＭＯ３ＦＥＴにそれぞれ結合される。

センスアンプＳＡは、ｎ＋３個の単位増幅回路ＵＳＡを
含む。各単位増幅回路ＵＳＡは、特に制限されないが、
その入力端子と出力端子が互いに交差接続される２個の
ＣＭＯＳインパーク回路をそれぞれ含む。これらの単位
増幅回路ＵＳＡは、タイミング発生回路ＴＧから供給さ
れるタイミング信号φｐａに従って、選択的に動作状態
とされる。この動作状態において、センスアンプＳＡの
各単位増幅回路ＵＳＡは、選択されたワード線に結合さ
れるｎ＋３個のメモリセルから対応する相補データ線を
介して出力される微小読み出し信号を増幅し、ハイレベ
ル又はロウレベルの２値Ｍみ出し信号とする。

カラムスイッチＣ３Ｗは、ｎ＋３対のスイッチＭＯ３Ｆ
ＥＴを含む。これらのスイッチＭＯ３ＦＥＴ対の一方は
、上記メモリアレイＭＡＲＹの対応する相補データ線に
それぞれ結合され、その他方は、相補共通データ線の非
反転信号線ＣＤ及び反転信号線ＣＤにそれぞれ共通結合
される。相補データ線ＤＯ・五１〜Ｄｎ−Ｄｎに対応す
る各対のスイッチＭＯＳＦＥＴのゲートはそれぞれ共通
結合され、カラムアドレスデコーダＣＤＣＲから対応す
るデータ線選択信号ＹＯ〜Ｙｎがそれぞれ供給される。

同様に、冗長相補データ線ＤｒＯ・ＤｒＯ〜Ｄｒｌ・Ｄ
ｒｌに対応する各対のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔの
ゲートはそれぞれ共通結合され、冗長アドレス切り換え
回路ＲＡＣから対応する冗長データ線選択信号ＹｒＯ＝
Ｙｒｌがそれぞれ供給される。これにより、カラムスイ
ッチＣ３Ｗの各スイッチＭＯＳ　Ｆ　ＥＴは、対応する
上記データ線選択信号ＹＯ〜Ｙｎ又は冗長データ線選択
信号ＹｒＯ＝Ｙｒｌが択一的にハイレベルとされること
で、メモリアレイＭＡＲＹの対応する相補データ線ＤＯ
−Ｄて〜Ｄｎ−ＩＴ下又は冗長相補データ線ＤｒＯ・■
下１〜Ｄｒ１−丁丁丁と相補共通データ線ＣＤ−τ下を
選択的に接続する。

カラムアドレスデコーダＣＤＣＲは、特に制限されない
が、タイミング発生回路ＴＧから供給されるタイミング
信号φｙに従って、選択的に動作状態とされる。この動
作状態において、カラムアドレスデコーダＣＤＣＲは、
後述するカラムアドレスバッファＣＡＤＢから供給され
るｉ＋ｌビットの相補内部アドレス信号上ｙｏ・〜ａｙ
ｉをデコードし、対応する上記データ線選択信号ＹＯ−
Ｙｎを択一的にハイレベルの選択状態とする。

カラムアドレスバッファＣＡＤＢは、後述するカラムア
ドレスマルチプレクサＣＡＭ　Ｘから供給されるカラム
アドレス信号を、タイミング発生回路ＴＧから供給され
るタイミング信号φａｃに従って取り込み、保持する。

またこれらのカラムアドレス信号をもとに、上記相禎内
部アドレス信号ａｙＱ−ｗａｙｆを形成する。これらの
相補内部アドレス信号ａｙＱ−ａｙｉは、上記カラムア
ドレスデコーダＣＤＣＨに供給されるとともに、冗長ア
ドレス切り換え回路ＲＡＣに供給される。

カラムアドレスマルチプレクサＣＡＭＸの一方の入力端
子には、外部端子ＡＯ〜Ａｉを介して時分割的に供給さ
れるＹアドレス信号ＹＡＯ〜ＹＡｉが入力される。また
、その他方の入力端子には、試験回路ＴＣから、上記試
験アドレス信号ｔａＱ〜ｔａｉが供給される。さらに、
カラムアドレスマルチプレクサＣＡＭＸには、タイミン
グ発生回路ＴＧから上記内部試験制御信号ｔｓｔが供給
される。

カラムアドレスマルチプレクサＣＡＭＸば、ダイナミッ
ク型ＲＡＭが所定の試験モードとされ上記内部試験制御
信号ｔｓｔがハイレベルとされるとき、試験回路ＴＣか
ら供給される試験アドレス信号ｔａＱ〜ｔａｉを選択し
、カラムアドレス信号として上記カラムアドレスバッフ
ァＣＡＤＢに伝達する。また、ダイナミック型ＲＡＭが
通常の動作モードとされ上記内部試験制御信号ｔｓｔが
ロウレベルとされるとき、外部端子ＡＯ＝Ａｉを介して
供給されるＹアドレス信号ＹＡＯ″”ＹＡ　ｉを選択し
、カラムアドレス信号として上記力ラムアドレスバンフ
ァＣＡＤＢに伝達する。

相補共通データ線ＣＤ・て１は、データ入出力回路Ｉ１
０に結合される。データ入出力回路■１０は、特に制限
されないが、データ人力バッファとメインアンプ及びデ
ータ出力バッファを含む。

データ人力バッファの入力端子は、データ出力バッファ
の出力端子に共通結合され、さらにデータ入出力端子Ｄ
ＩＯに結合される。また、データ入力バッファの出力端
子は、メインアンプの入力端子に共通結合され、さらに
上記相補共通データ線ＣＤ−σ１に結合される。メイン
アンプの出力端子は、データ出力バッファの入力端子に
結合される。データ人力バッファの入力端子及びデータ
出力バッファの出力端子は、さらに試験信号入出力線ｔ
ｉｏを介して、試験回路′ｒＣに結合される。

データ入出力回路Ｉ１０のデータ人力バッファには、タ
イミング発生回路ＴＯからタイミング信号φＷが供給さ
れる。また、データ入出力回路■１０のメインアンプ及
びデータ出力バッファには、タイミング発生回路ＴＧか
らタイミング信号φｒ及びφｏｅがそれぞれ供給される
。

データ入出力回路Ｉ１０のデータ人力バッファは、上記
タイミング信号φＷに従って、選択的に動作状態とされ
る。この動作状態において、データ人力バッファは、デ
ータ入出力端子ＤＩＯ又は上記試験信号入出力線ｔｉｏ
を介して供給される書き込みデータを相ネＭ書き込み信
号とし、相補共通データ線ＣＤ−σ万を介して、メモリ
アレイＭＡＲＹの選択されたメモリセルに供給する。

データ入出力回路Ｉ１０のメインアンプは、上記タイミ
ング信号φｒに従って、選択的に動作状態とされる。こ
の動作状態において、メインアンプは、メモリアレイＭ
ＡＲＹの選択されたメモリセルから相補共通データ線Ｃ
Ｄ　−ＣＤを介して出力される２値読み出し信号をさら
に増幅し、データ出力バッファに伝達する。

データ入出力回路Ｉ１０のデータ出力バッファは、上記
タイミング信号φＯｅに従って、選択的に動作状態とさ
れる。この動作状態において、データ出力バッファは、
上記メインアンプから伝達される読み出し信号を、デー
タ入出力端子ＤＩ○を介して、外部の装置に送出する。

特にｗＪ■されないが、タイミング信号φｏｅがロウレ
ベルとされるとき、データ出力バッファの出力はハイイ
ンピーダンス状態とされる。ダイナミック型ＲＡＭが所
定の試験モードとされるとき、データ出力バッファの出
力信号は、上記試験信号入出力線ｔｉＯを介して、試験
回１ｉ８ＴＣに供給される。

冗長アドレス切り換え回路ＲＡＣは、上記メモリアレイ
Ｍ　Ａ　ＲＹの冗長ワード線Ｖｉ　ｒ　Ｏ”Ｗ　ｒ　ｌ
及び冗長相補データ線ＤｒＯ・ＤｒＯ〜Ｄｒｌ・Ｄｒｌ
に対応して設けられる４個のアドレス比較回路及び９動
回路を含む。これらのアドレス比較回路の−・方の入力
端子には、後述する不良アドレス記憶回路ＲＯＭから、
対応する冗長ワード線又は冗長相補データ線に割り当て
られた不良アドレスがそれぞれ供給される。これらのア
ドレス比較回路の他方の入力端子には、上記ロウアドレ
スバッファＲＡＤＢ及びカラムアドレスバッファＣＡＤ
Ｂから、相補内部アドレス信号」−ｘＯ〜ａｘｉ又はａ
ｙＱ〜ａ）ｒＬがそれぞれ供給される。各アドレス比較
回路の出力信号は、対応する駆動回路の入力端子にそれ
ぞれ供給される。

冗長アドレス切り換え回路ＲＡＣの各アドレス比較回路
は、相補内部アドレス信号ａｘＯｘａｘｉ又はａｙＱ〜
土ｙｉすなわち外部から指定されるロウアドレス又はカ
ラムアドレスと、不良アドレス記憶回路ＲＯＭの対応す
るアドレスに保持される不良アドレスすなわち対応する
冗長ワード線又は冗長相補データ線に割り当てられた不
良アドレスとをビットごとに比較照合する。その結果、
両アト【・スが全ピント一致すると、その出力信号をハ
イレベルとする。これらの出力信号は、対応する駆動回
路に供給される。その結果、対応する冗長ワード線選択
信号ＷｒＯ〜Ｗｒｌ又は冗長データ線選択信号ＹｒＱ〜
Ｙｒｌがハイレベルとされ、外部から指定されたロウア
ドレス及びカラムアドレスは、対応する冗長ワード線又
は冗長相補データ線に切り換えられる。

軒に制服されないが、冗長アドレス切り換え回路ＲＡＣ
において、いずれかのアドレス比較回路の出力ＩＫ号が
ハイレベルとなり、冗長ワード線又は冗長相補データ線
への切り換えが行われる場合、冗長アドレス切り換え回
路ＲＡＣは、ハイレベルの冗長アドレス検出（ｉ号ｒａ
ｄをタイミング発生回路ＴＯに供給する。このため、タ
イミング発生回路ＴＯは、上述のタイミング信号φＸ及
びφｙをハイレベルとせず、上記ロウアドレスデコーダ
ＲＤＣＲ及びカラムアドレスデコーダＣＤＣＨによるワ
ード線及び相補データ線の選択動作を禁止する。

不良アドレス記憶回路ＲＯＭ　（第１の記憶回路）は、
特に制限されないが、４博のアドレスを持つ読み出し専
用メモリを基本構成とする。このうち１．第１及び第２
のアドレスは、上記メモリアレイＭＡＲＹの冗長ワード
線ＷｒＯ〜Ｗｒｌにそれぞれ対応付けられ、第３及び第
４のアドレスは、冗長相補データ線ＤｒＯ・丁７覆〜Ｄ
ｒｌ・ｎ７１にそれぞれ対応付けられる。

不良アドレス記憶回路ＲＯＭの各アドレスは、特に制限
されないが、試験回路ＴＣから供給される内部選択信号
ｗ　ｒ−ｓ及びｄｒｓに従って択一的に選択状態とされ
る。このとき、不良アドレス記憶回１ｉ！ｇＲＯＭの選
択されたアドレスには、試験回ｌｉ！８ＴＣから供給さ
れる冗長アドレス信号ｒａＱ〜ｒａｔが、タイミング信
号φａｗに従って選択的に書き込まれる。不良アドレス
記憶回路ＲＯＭの各アドレ２、に記憶される不良アドレ
スは、上記内部選択信号ｗ　ｒ　ｓ及びｄｒｓに関係な
く、常時冗長アドレス切り換え回路ＲＡＣの対応するア
ドレス比較回路に出力される。

タイミング発生回路ＴＯは、特に制限されないが、外部
から制御信号として供給されるロウアドレスストローブ
信号π翼下、カラムアドレスストローブ信号ＣＡＳ及び
ライトイネーブル信号ＷＥと上記冗長アドレス切り換え
回路ＲＡＣから供給される冗長アドレス検出信号ｒａｄ
をもとに、上記各種のタイミング信号を形成し、各回路
に供給する。タイミング発生面＠ＴＧは、ダイナミック
型ＲＡＭが所定の試験モードとされるとき、試験回路Ｔ
Ｃから供給される内部ロウアドレスストローブ信号ｒａ
ｓ、内部カラムアドレスストローブ信号ｃａｓ及び内部
ライトイネーブル信号ｗｅと上記冗長アドレス検出信号
ｒａｄに従って、上記各種のタイミング信号を同様に形
成し、各回路に供給する。これにより、この実施例のダ
イナミック型ＲＡＭは、試験回路ＴＣによって起動され
、試験的な書き込み動作及び読み出し動作を行うことが
できる。

試験回路ＴＣは、第２図に示されるように、試験パター
ン発生回路ＴＰＯ，データ比較回路ＤＣ。

ランダムアクセスメモリＲＡＭ（第２の記憶回路）、ロ
ウアドレスカウンク回路ＲＣＴＲ，カラムアドレスカウ
ンク回路ＣＣＴＲ及び試験アドレスマルチプレクサＴＡ
ＭＸを含む。これらの回路ブロックの動作は、特に制限
されないが、試験回路ＴＣの制御回路ＣＴＬにより統轄
される。

試験回路ＴＣの制御回路ＣＴＬは、特に制置されないが
、ｕ：、験モード信号ＴＳＴがロウレベルとされること
で、選択的に動作状態とされる。この９１作状態におい
て、制御回路ＣＴＬは、試験パターン発生回路ＴＰＯに
内部制御信号ｓｔを送り、所定の試験パターンを発生さ
せるとともに、上記内部ロウアドレスストローブ信号ｒ
ａｓ、内部カラムアドレスストローブ信号ＣａＳ及び内
部ライトイネーブル信号ｗｅを所定のタイミングで繰り
返し形成し、タイミング発生回路ＴＯに供給する。

タイミング発生回路ＴＧは、上記各種のタイミング信号
を所定の組み合わせで形成し、ダイナミック型ＲＡＭの
各回路に供給する。このとき、上−配向部試験制御信号
ｔｓｔはハイレベルとされる。

また、ロウアドレスカウンタ回路ＲＣＴＲ及びカラムア
ドレスカウンタ回路ＣＣＴＲには、制御回路ＣＴＬから
歩進用のタイミング信号φｒｕ及びψｃｕが繰り返し供
給される。これにより、ダイナミック型ＲＡＭは、試験
モードとされ、メモリアレイＭＡＲＹのすべてのメモリ
セルの機能を試験するための試Ｍｆき込み動作及び試験
読み出し動作を繰り返し実行する。

試験ｌｉ回路ＴＣの試験パターン発生回路ＴＰＯは、前
述のように、制御回路ＣＴＬから供給される内部制御信
号ｓｔに従って、選択的に動作状態とされる。この動作
状態において、試験パターン発生回路ＴＰＯは、例えば
マーチングパターン等の所定の試験パターンとされる試
験データを形成する。

これらの試験データは〜ダイナミック型ＲＡＭが試験群
き込みυノ作モードとされるとき、上記試験信号入出力
線ｔｉｏ及びデータ入出力回路Ｉ１０を介して、メモリ
アレイＭＡＲＹの選択されたメモリセルに書き込まれる
。また、ダイナミック型ＲＡ　Ｍが試験読み出し動作モ
ードとされるとき、データ比較回路ＤＣの一方の入力信
号すなわち期待値データｅｃｌとして供給され、メモリ
アレイＭＡＲＹの選択されたメモリセルから出力される
読み出し信号と比較照合とされる。

試験回路ＴＣのデータ比較回路ＤＣは、ダイナミック型
ＲＡＭの試験読み出し動作モードにおいて、上記試験パ
ターン発生回路ＴＰＯから供給される期待値データｅｄ
と、上記メモリアレイＭＡＲＹの選択されたメモリセル
から出力される読み出し信号とを比較照合する。その結
果、両データが一致すると、ハイレベルのデータ一致信
号ｄｍを制御回路ＣＴＬに供給する。これにより、制御
回路ＣＴＬは、メモリアレイＭＡＲＹの選択されたメモ
リセルが正常であることを判定する。

試験回路ＴＣのロウアドレスカウンタ回路ＲＣＴＲ及び
カラムアドレスカウンタ回路ＣＣＴＲは、ダイナミック
型ＲＡＭが所定の試験モードとされるとき、制御回路Ｃ
ＴＬから供給されるタイミング信号φｒｕ及びφｃｕに
従って歩進動作を行う。

その結果、上記試験書き込み動作モード又は試験読み出
し動作モードにおいて選択すべきメモリアレイＭＡＲＹ
のメモリセルのロウアドレス信号ｒａＯ〜ｒａｔ及びカ
ラムアドレス信号ｃａｏ−ｃａｔをそれぞれ形成する。

これらのロウアドレス信号ｒａｏ〜ｒａｉ及びカラムア
ドレス信号ｃａ０〜ｃａｉは、試験アドレスマルチプレ
クサＴＡＭＸの一方及び他方の入力端子にそれぞれ供給
されるとともに、ランダムアクセスメモリＲＡＭの書き
込みデータとして供給される。

試験回路ＴＣの試験アドレスマルチプレクサＴＡＭＸば
、上記制御回路ＣＴＬから供給される内部選択信号ａｓ
に従って、上記ロウアドレス信号ｒａＱ−ｗｒａｉ及び
カラムアドレス信号ｃａＱ〜ｃａｔを選択し、上述の試
験アドレス信号ｔａＯ〜ｔａｉとして、上記ロウアドレ
スマルチプレクサＲＡＭＸ及びカラムアドレスマルチプ
レクサＣＡ、　Ｍ　Ｘに供給する。すなわち、この実施
例のダイナミック型ＲＡＭは、前述のように、アドレス
マルチプレクス方式とされ、Ｘアドレス信号ＸＡＯ〜Ｘ
Ａｉ及びＹアドレス信号ＹＡＯ〜ＹＡｉは、外部端子Ａ
Ｏ〜Ａｔを介して時分割的に供給される。したがって、
ダイナミック型ＲＡＭが試験モードとされる場合には、
上記ロウアドレス信号ｒａＯ〜ｒａｉ及びカラムアドレ
ス信号ｃ　ａ　Ｑ　−ｃａｔが、上記Ｘアドレス信号及
びＹアドレス信号と同様に、試験アドレスマルチプレク
サＴＡＭＸによって時分割多重化された後、上記ロウア
ドレスマルチプレクサＲＡＭＸ及びカラムアドレスマル
チプレクサＣＡＭＸに供給される。

試験面ＷＩｒＴＣのランダムアクセスメモリＲＡＭ（第
２の記憶回路）は、特に制限されないが、上記不良アド
レス記憶回路ＲＯＭの各アドレスに対応して設けられる
４個のアドレスを持つ。これらのアドレスは、制御回路
ＣＴＬから供給される内部選択信号ｗｒｓ及びｄｒｓに
従って選択・指定される。内部選択信号ｗ　ｒ　ｓ及び
ｄｒｓは、制御回路ＣＴＬから出力されるタイミング信
号φａｗととともに、上述の不良アドレス記憶回路ＲＯ
Ｍにも供給される。ランダムアクセスメモリＲＡＭには
、さらに制御回路ＣＴＬからタイミング信号φｍｗが供
給される。このタイミング信号φｍｗは、試験読み出し
動作モードにおいて、期待値データｅｄとメモリアレイ
ＭＡＲＹの選択されたメモリセルから出力される読み出
し信号が一致せずデータ一致信号ｄｍがロウレベルとさ
れるとき、言い換えるとメモリアレイＭＡＲＹの選択さ
れたメモリセルが正常でないとき、選択的にハイレベル
とされる。ランダムアクセスメモリＲＡＭは、上記タイ
ミング信号φｍｙがハイレベルとされるとき、選択状態
とされるメモリセルのアドレスすなわちロウアドレス信
号ｒａＱｘｒａＬ及びカラムアドレス信号ＣａＯ〜ｃａ
ｔを、制御回路ＣＴＬによって指定されるアドレスに書
き込む。これらのアドレスは、上記タイミング信号φｍ
ｗがロウレベルとされるとき読み出され、上述の冗長ア
ドレス信号ｒａＯｘｒａｉとして、不良アドレス記憶回
路ＲＯＭに供給される。

制御回路ＣＴＬは、特に制限されないが、上記試験モー
ドの過程で検出されたメモリアレイＭＡＲＹの不良アド
レスを、−旦ランダムアクセスメモリＲＡＭに格納する
。そして、すべてのメモリセルの試験が終了した時点で
、ランダムアクセスメモリＲＡＭに格納された不良アド
レスを、所定のアルゴリズムに従って、冗長ワード線Ｗ
ｒＯ〜Ｗｒｌ及び冗長相補データ線ＤｒＯ・ＤｒＯ−Ｄ
ｒｌ・Ｄｒｌにそれぞれ割り当てる、各冗長ワード線及
び冗長相補データ線に割り当てられた不良アドレスは、
特に制限されないが、順次ランダムアクセスメモリＲＡ
Ｍから読み出され、タイミング信号φａｗがハイレベル
とされることで、不良アドレス記憶回路ＲＯＭの対応す
るアドレスに順次重き込まれる。

以上のように、この実施例のダイナミック型ＲＡＭは、
２本の冗長ワード線と２組の冗長相補データ線を含むメ
モリアレイＭＡＲＹと、これらの冗ｌワード線及び冗長
相補データ線に対応して設けられる４個のアドレス比較
回路を含む冗長アドレス切り換え回路ＲＡＣを具備する
。ダイナミック型ＲＡＭには、さらに試験パターン発生
回路ＴＰＯ，データ比較回路ＤＣ，ロウアドレスカウン
タ回路ＲＣＴＲ，カラムアドレスカウンタ回路ＣＣＴＲ
及びランダムアクセスメモリＲＡＭを含む試験回路ＴＣ
を内蔵する。試験回路ＴＣは、試験モード信号ＴＳＴに
従って選択的に動作状態とされ、上記メモリアレイＭＡ
ＲＹのすべてのメモリセルの機能試験を行う。その結果
、検出されたメモリアレイＭＡＲＹの不良アドレスを、
所定ノアルゴリズムに従って上記冗長ワード線又は冗長
相補データ線に割り当て、不良アドレス記憶回路ＲＯＭ
の対応するアドレスに書き込む。これらのことから、こ
の実施例のダイナミック型ＲＡ　Ｍは、それが高集積化
され比較的大きな記憶容量を持つにもかかわらず、欠陥
メモリセルの検出や冗長ワード線及び冗長相補データ線
の割り当てに必要な試験動作を、高性能かつ大型化され
た試験装置を要することなく自律的に実行する。これに
より、試験設備に要する費用を抑え、試験コストを削減
できるため、ダイナミック型ＲＡＭの低コスト化を図る
ことができるものである。

以上の本実施例に示されるように、この発明を冗長アド
レス切り換え回路を内蔵するダイナミック型ＲＡＭ等の
半導体記憶装置に適用することにより、次のような効果
が得られる。すなわち、（１）ダイナミック型ＲＡＭ等
の半導体記憶装置のそれぞれに、所定の試験モードにお
いてメモリアレイの欠陥メモリセルを検出し、その不良
アドレスを冗長ワード線又は冗長データ線に割り当て、
さらに対応する不良アドレス記憶回路に書き込む試験回
路を設けることで、上記欠陥メモリセルの検出や冗長ワ
ード線及び冗長データ線の割り当て等に必要な試験動作
を、高性能かつ大型化された試験装置を要することなく
、チップごとに自律的に行うことができるという効果が
得られる。

（２）上記（１１項により、ダイナミック型ＲＡＭ等の
半導体記憶装置の機能試験や不良アドレス割り当ての及
びその書き込み等に要する試験設備を削減できるという
効果が得られる。

（３）上記＋１１項及び（２）項により、ダイナミック
型ＲＡＭ等の半導体記憶装置の試験コストを削減し、そ
の低コスト化を推進することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもないゆ例えば、この実施例の
ダイナミック型ＲＡＭでは、不良アドレス記憶回路ＲＯ
Ｍ及び試験回路ＴＣのランダムアクセスメモリＲＡＭの
アドレスや冗長アドレス切り換え回路ＲＡＣのアドレス
比較回路を・冗長ワード線及び冗長相補データ線ごとに
それぞれ割り当てているが、これらを冗長ワード線及び
冗長相補データ線の両方に任意に割り当てられるように
してもよい。また、メモリアレイＭＡ　ＲＹの冗長ワー
ド線及び冗長相補データ線の数は、それぞれ３個以上設
けてもよい。メモリアレイＭＡＲＹは、複数のメモリマ
ントにより構成されるものであってもよいし、各アドレ
スデコーダは、複数のメモリマットにより共有されるこ
ともよい。試験回路ＴＣによるダイナミック型ＲＡＭの
起動方式や不良アドレスの検出方法及び冗長ワード線・
冗長相補データ線の割り当て方法は、特にこの実施例に
よって制限されるものではない。さらに、第１図に示さ
れるダイナミック型ＲＡＭのブロック構成や第２図に示
される試験回路ＴＣの回路ブロック構成及び各制御信号
等の組み合わせなど、種々の実施形態を採りうる。

以上の説明では主として本願発明者等によってなされた
発明をその背景となった利用分野であるダイナミック型
ＲＡＭに通用した場合について説明したが、それに限定
されるものではなく、例えば、スタティック型ＲＡＭ等
の各種の半導体記憶装置にも適用できる０本発明は、少
なくとも冗長ワード線及び冗長データ線を含むメモリア
レイを有し冗長アドレス切り換え機能を有する半導体記
憶装置及びそのような半導体記憶装置を含むディジタル
装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ダイナミック型ＲＡＭ？の半導体記憶装
置のそれぞれに、所定の試験モードにおいてメモリアレ
イの欠陥メそリセルを検出し、その不良アドレスを冗長
ワード線又は冗長データ線に割り当て、さらに対応する
不良アドレス記憶回路に書き込むための試験回路を設け
ることで、上記欠陥メモリセルの検出や冗長ワード線及
び冗長データ線の割り当て等に必要な試験動作を、高４
（＋能かつ大型化された試験装置を要することなく、チ
ップごとに自律的に行うことができるため・ダイナミッ
ク型ＲＡＭ等の半導体記憶装置の試験コストを削減し、
その低コスト化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のダイ
ナミック型ＲＡＭの試験回路の一実施例を示す回路ブロ
ック図である。ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
回路、Ｃ８Ｗ・・・カラムスイッチ、ＲＤＣＲ・・・ロ
ウアドレスデコーダ、ＣＤＣＲ・・・カラムアドレスデ
コーダ、ＲＡＤＢ・・・ロウアドレスバッファ、ＲへＭ
Ｘ・・・ロウアドレスマルチプレクサ、ＣＡＤＢ・・・
カラムアドレスバッファ、ＣＡＭＸ・・・カラムアドレ
スマルチプレクサ、Ｉｌｏ・・・データ入出力回路、Ｒ
ＡＣ・・・冗長アドレス切り換え回路、ＲＯＭ・・・不
良アドレス記憶回路、ＴＯ・・・タイミング発生回路、
ＴＣ・・・試験回路。ＣＴＬ・・・制御回路、ＴＰＯ・・・試験パターン発生
回路、ＤＣ・・・データ比較回路、ＲＣＴＲ・・・ロウ
アドレスカウンタ回路、ＣＣＴＲ・・・カラムアドレス
カウンタ回路、ＴＡＭＸ・・・試験アドレスマルチプレ
クサ、ＲＡＭ・・・ランダムアクセスメモリ。第２図ＡＭＸ

Claims

【特許請求の範囲】１、冗長ワード線及び／又は冗長データ線を含むメモリ
アレイと、上記冗長ワード線又は冗長データ線に対応し
て割り当てられる不良アドレスを保持する第１の記憶回
路と、外部から指定されるアドレスと上記第１の記憶回
路に保持される不良アドレスとを比較照合し両アドレス
が一致したとき選択的に上記指定されるアドレスを上記
冗長ワード線又は冗長データ線に切り換える冗長アドレ
ス切り換え回路と、所定の試験モードにおいて上記メモ
リアレイの不良アドレスを検出し上記冗長ワード線又は
冗長データ線に割り当てる試験回路を具備することを特
徴とする半導体記憶装置。２、上記試験回路は、さらに上記冗長ワード線又は冗長
データ線に割り当てられた不良アドレスを対応する上記
第１の記憶回路に書き込む機能を持つものであること特
徴とする特許請求の範囲第１項記載の半導体記憶装置。３、上記試験回路は、上記試験モードにおいて上記メモ
リアレイのアドレスを順次指定するアドレスカウンタと
、上記アドレスカウンタによって指定されるアドレスに
書き込む所定の試験データを形成する試験パターン発生
回路と、上記アドレスカウンタによって指定されるアド
レスに書き込まれた試験データを読み出しもとの試験デ
ータと比較照合するデータ比較回路と、上記データ比較
回路によって検出された上記メモリアレイの不良アドレ
スを一時的に保持する第２の記憶回路と、上記不良アド
レスを所定のアルゴリズムに従って上記冗長ワード線又
は冗長データ線に割り当て対応する上記第１の記憶回路
に書き込む制御回路とを含むものであることを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体記憶装
置。４、上記半導体記憶装置は、ダイナミック型ＲＡＭであ
ることを特徴とする特許請求の範囲第１項、第２項又は
第３項記載の半導体記憶装置。