JP3207217B2 - Ｆｉｆｏ型メモリ装置 - Google Patents
Ｆｉｆｏ型メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ（First-In Fir
st Out) メモリデバイスなどの半導体記憶装置，およ
び，これらの半導体記憶装置に用いるラインバッファに
関するものであり，特に，キャシュメモリを用いないＦ
ＩＦＯメモリデバイスおよび回路数を減少させたＦＩＦ
Ｏメモリデバイスに用いるラインバッファに関する。
st Out) メモリデバイスなどの半導体記憶装置，およ
び，これらの半導体記憶装置に用いるラインバッファに
関するものであり，特に，キャシュメモリを用いないＦ
ＩＦＯメモリデバイスおよび回路数を減少させたＦＩＦ
Ｏメモリデバイスに用いるラインバッファに関する。
【０００２】
【従来の技術】図９に従来のＦＩＦＯメモリデバイスの
構成を示す。このＦＩＦＯメモリデバイスは，入力バッ
ファ１，キャシュメモリ８，ライト（書き込み用）ポイ
ンタ２，ライト（書き込み用）ラインバッファ３，メモ
リアレイ４，リード（読み出し用）ラインバッファ５，
リード（読み出し用）ポインタ６および出力回路７から
なる。メモリアレイ４は大容量のデータを記憶するダイ
ナミック・ランダムアクセスメモリ（ＤＲＡＭ）で構成
され，ＦＩＦＯ動作におけるデータを一時記憶する。こ
のＦＩＦＯメモリデバイスにおいては，ＤＲＡＭで構成
されたメモリアレイ４の他に，データを連続して読み出
すため，数１０ビットの記憶容量を有する高速動作のス
タテック・ランダムアクセスメモリ（ＳＲＡＭ）による
キャシュメモリ８を設けている。図１０にリードライン
バッファ５の構成を示す。リードラインバッファ５には
メモリアレイ４の各ビットラインＢＬごとに１ビットの
ラインバッファ回路（ＬＩＮＥ ＢＵＦ）が設けられて
いる。ライトラインバッファ３も，図１０と同様に各ビ
ットラインＢＬごとに１ビットのラインバッファ回路設
けられる（図示せず）。
構成を示す。このＦＩＦＯメモリデバイスは，入力バッ
ファ１，キャシュメモリ８，ライト（書き込み用）ポイ
ンタ２，ライト（書き込み用）ラインバッファ３，メモ
リアレイ４，リード（読み出し用）ラインバッファ５，
リード（読み出し用）ポインタ６および出力回路７から
なる。メモリアレイ４は大容量のデータを記憶するダイ
ナミック・ランダムアクセスメモリ（ＤＲＡＭ）で構成
され，ＦＩＦＯ動作におけるデータを一時記憶する。こ
のＦＩＦＯメモリデバイスにおいては，ＤＲＡＭで構成
されたメモリアレイ４の他に，データを連続して読み出
すため，数１０ビットの記憶容量を有する高速動作のス
タテック・ランダムアクセスメモリ（ＳＲＡＭ）による
キャシュメモリ８を設けている。図１０にリードライン
バッファ５の構成を示す。リードラインバッファ５には
メモリアレイ４の各ビットラインＢＬごとに１ビットの
ラインバッファ回路（ＬＩＮＥ ＢＵＦ）が設けられて
いる。ライトラインバッファ３も，図１０と同様に各ビ
ットラインＢＬごとに１ビットのラインバッファ回路設
けられる（図示せず）。
【０００３】入力バッファ１からの最初の数１０ビット
のデータはキャシュメモリ８に入力されてそこに記憶さ
れる。それ以降のデータは入力バッファ１からライトラ
インバッファ３に入力され，このライトラインバッファ
３を介してメモリアレイ４に記憶される。これらのデー
タを読み出す場合には，リードリセット信号（図示せ
ず）に応じてキャシュメモリ８から出力回路７にデータ
が出力され，このデータ出力が行われている間，メモリ
アレイ４からリードラインバッファ５にメモリアレイ４
に記憶されたデータが転送される。キャシュメモリ８の
最後のアドレスまでデータ出力がなされると，リードラ
インバッファ５から出力回路７へのデータ出力が行われ
る。以上に述べたように，ＦＩＦＯ動作が行われるが，
特に，ＦＩＦＯ動作における最初のデータを読み出すた
めにキャシュメモリ８を設けている。
のデータはキャシュメモリ８に入力されてそこに記憶さ
れる。それ以降のデータは入力バッファ１からライトラ
インバッファ３に入力され，このライトラインバッファ
３を介してメモリアレイ４に記憶される。これらのデー
タを読み出す場合には，リードリセット信号（図示せ
ず）に応じてキャシュメモリ８から出力回路７にデータ
が出力され，このデータ出力が行われている間，メモリ
アレイ４からリードラインバッファ５にメモリアレイ４
に記憶されたデータが転送される。キャシュメモリ８の
最後のアドレスまでデータ出力がなされると，リードラ
インバッファ５から出力回路７へのデータ出力が行われ
る。以上に述べたように，ＦＩＦＯ動作が行われるが，
特に，ＦＩＦＯ動作における最初のデータを読み出すた
めにキャシュメモリ８を設けている。
【０００４】
【発明が解決しようとする課題】上記ＦＩＦＯメモリデ
バイスにおいては，上述したようにＳＲＡＭのキャシュ
メモリ８を必要としているから，ＤＲＡＭのメモリアレ
イ４とＳＲＡＭのキャシュメモリ８との異なる制御方式
の両者を制御する必要があり，制御が複雑になり，これ
らの制御の切替タイミングがクリティカルになるという
問題がある。またキャシュメモリ８を別個に設けている
ことによりレイアウト上，面積が大きくなるという問題
がある。さらにラインバッファを各ビットラインＢＬご
とに設けているので，メモリアレイ４の容量が大きくな
るにつれてＦＩＦＯメモリデバイスの面積も大きくなる
という問題がある。以上に鑑みて，本発明の目的は，小
さい面積で実現可能なＦＩＦＯメモリデバイスおよびこ
のＦＩＦＯメモリデバイスに適用されるラインバッファ
を提供することにある。
バイスにおいては，上述したようにＳＲＡＭのキャシュ
メモリ８を必要としているから，ＤＲＡＭのメモリアレ
イ４とＳＲＡＭのキャシュメモリ８との異なる制御方式
の両者を制御する必要があり，制御が複雑になり，これ
らの制御の切替タイミングがクリティカルになるという
問題がある。またキャシュメモリ８を別個に設けている
ことによりレイアウト上，面積が大きくなるという問題
がある。さらにラインバッファを各ビットラインＢＬご
とに設けているので，メモリアレイ４の容量が大きくな
るにつれてＦＩＦＯメモリデバイスの面積も大きくなる
という問題がある。以上に鑑みて，本発明の目的は，小
さい面積で実現可能なＦＩＦＯメモリデバイスおよびこ
のＦＩＦＯメモリデバイスに適用されるラインバッファ
を提供することにある。
【０００５】
【課題を解決するための手段】上記問題を解決するため
に、本発明のＦＩＦＯ型メモリ装置は、複数のメモリセ
ルがそれぞれ接続されている複数のビット線を有するメ
モリアレイと、連続的に入力するデータを受け取り、当
該入力データを上記メモリセルに記憶させるために複数
の上記入力データを上記複数のビット線に供給するライ
トラインバッファと、上記複数のビット線から上記メモ
リセルが記憶しているデータを受け取り、当該データを
連続的に出力するためのリードラインバッファとを有す
るＦＩＦＯ型メモリ装置であって、上記リードラインバ
ッファは上記複数のビット線の数の１／ｍ個（ｍは２以
上の自然数）の記憶回路を有し、上記各記憶回路はｍ個
のゲート回路を介してｍ本のビット線にそれぞれ接続さ
れている。また、本願発明のＦＩＦＯ型メモリ装置にお
いては、上記記憶回路は第１及び第２のマスタラッチ回
路とスレイブラッチ回路とを有し、上記第１のマスタラ
ッチ回路は上記ｍ個のゲート回路の接続点に第１のゲー
ト回路を介して接続されると共に上記スレイブラッチ回
路に第２のゲート回路を介して接続され、上記第２のマ
スタラッチ回路は上記ｍ個のゲート回路の接続点に第３
のゲート回路を介して接続されると共に上記スレイブラ
ッチ回路に第４のゲート回路を介して接続されている。
さらに本願発明のＦＩＦＯ型メモリ装置においては、上
記記憶回路は第１、第２及び第３のマスタラッチ回路と
第１及び第２のスレイブラッチ回路とを有し、上記第１
のマスタラッチ回路は上記ｍ個のゲート回路の接続点に
第１のゲート回路を介して接続され、上記第１のスレイ
ブラッチ回路に第２のゲート回路を介して接続され、上
記第２のスレイブラッチ回路に第３のゲート回路を介し
て接続されており、上記第２のマスタラッチ回路は上記
ｍ個のゲート回路の接続点に第４のゲート回路を介して
接続されると共に上記第１のスレイブラッチ回路に第５
のゲート回路を介して接続されており、上記第３のマス
タラッチ回路は上記ｍ個のゲート回路の接続点に第６の
ゲート回路を介して接続されると共に上記第２のスレイ
ブラッチ回路に第７のゲート回路を介して接続されてい
る。好ましくは、上記ｍが４である。
に、本発明のＦＩＦＯ型メモリ装置は、複数のメモリセ
ルがそれぞれ接続されている複数のビット線を有するメ
モリアレイと、連続的に入力するデータを受け取り、当
該入力データを上記メモリセルに記憶させるために複数
の上記入力データを上記複数のビット線に供給するライ
トラインバッファと、上記複数のビット線から上記メモ
リセルが記憶しているデータを受け取り、当該データを
連続的に出力するためのリードラインバッファとを有す
るＦＩＦＯ型メモリ装置であって、上記リードラインバ
ッファは上記複数のビット線の数の１／ｍ個（ｍは２以
上の自然数）の記憶回路を有し、上記各記憶回路はｍ個
のゲート回路を介してｍ本のビット線にそれぞれ接続さ
れている。また、本願発明のＦＩＦＯ型メモリ装置にお
いては、上記記憶回路は第１及び第２のマスタラッチ回
路とスレイブラッチ回路とを有し、上記第１のマスタラ
ッチ回路は上記ｍ個のゲート回路の接続点に第１のゲー
ト回路を介して接続されると共に上記スレイブラッチ回
路に第２のゲート回路を介して接続され、上記第２のマ
スタラッチ回路は上記ｍ個のゲート回路の接続点に第３
のゲート回路を介して接続されると共に上記スレイブラ
ッチ回路に第４のゲート回路を介して接続されている。
さらに本願発明のＦＩＦＯ型メモリ装置においては、上
記記憶回路は第１、第２及び第３のマスタラッチ回路と
第１及び第２のスレイブラッチ回路とを有し、上記第１
のマスタラッチ回路は上記ｍ個のゲート回路の接続点に
第１のゲート回路を介して接続され、上記第１のスレイ
ブラッチ回路に第２のゲート回路を介して接続され、上
記第２のスレイブラッチ回路に第３のゲート回路を介し
て接続されており、上記第２のマスタラッチ回路は上記
ｍ個のゲート回路の接続点に第４のゲート回路を介して
接続されると共に上記第１のスレイブラッチ回路に第５
のゲート回路を介して接続されており、上記第３のマス
タラッチ回路は上記ｍ個のゲート回路の接続点に第６の
ゲート回路を介して接続されると共に上記第２のスレイ
ブラッチ回路に第７のゲート回路を介して接続されてい
る。好ましくは、上記ｍが４である。
【０００６】
【作用】リードラインバッファを上述した２段構成に
し，第１リードラインバッファを従来のキャシュメモリ
に対応させて最初のデータを記憶し，読みだし時にはそ
の記憶データを最初に出力する。これにより，従来のよ
うにメモリアレイと制御方式および製造方法の異なるメ
モリデバイスであるキャシュメモリを用いることなくＦ
ＩＦＯの機能を実現できる。特に，異なるメモリ制御方
式を必要としなくなるから，制御が容易になる。またメ
モリアレイのビットラインを多重化するためのゲート回
路を設け，第１群のライン回路手段と第２群のライン回
路手段を設けることで，ラインバッファ回路の数を著し
く少なくすることができる。
し，第１リードラインバッファを従来のキャシュメモリ
に対応させて最初のデータを記憶し，読みだし時にはそ
の記憶データを最初に出力する。これにより，従来のよ
うにメモリアレイと制御方式および製造方法の異なるメ
モリデバイスであるキャシュメモリを用いることなくＦ
ＩＦＯの機能を実現できる。特に，異なるメモリ制御方
式を必要としなくなるから，制御が容易になる。またメ
モリアレイのビットラインを多重化するためのゲート回
路を設け，第１群のライン回路手段と第２群のライン回
路手段を設けることで，ラインバッファ回路の数を著し
く少なくすることができる。
【０００７】
【実施例】本発明のラインバッファおよびそれを用いた
ＦＩＦＯメモリデバイスの実施例を図１〜図８を参照し
て述べる。図１は本発明の実施例のＦＩＦＯメモリデバ
イスの構成図である。このＦＩＦＯメモリデバイスは図
９に示した従来のＦＩＦＯメモリデバイスからキャシュ
メモリ８を除いた構成になっている。キャシュメモリ８
を除去したことに代えて，リードラインバッファ５を後
述する２段構成のラインバッファ構成に代えている。本
実施例においても，メモリアレイ４はＤＲＡＭで構成さ
れている。
ＦＩＦＯメモリデバイスの実施例を図１〜図８を参照し
て述べる。図１は本発明の実施例のＦＩＦＯメモリデバ
イスの構成図である。このＦＩＦＯメモリデバイスは図
９に示した従来のＦＩＦＯメモリデバイスからキャシュ
メモリ８を除いた構成になっている。キャシュメモリ８
を除去したことに代えて，リードラインバッファ５を後
述する２段構成のラインバッファ構成に代えている。本
実施例においても，メモリアレイ４はＤＲＡＭで構成さ
れている。
【０００８】図２はリードラインバッファ５の第１実施
例としてのリードラインバッファ５Ａの部分回路構成を
示す。図２に示したリードラインバッファ５Ａは，メモ
リアレイ４の４本のビットラインＢＬごとに接続された
トランスファゲート群１１〜１４，１５〜１８と，これ
らのトランスファゲート群の後段に設けられたそれぞれ
１ビットのリードラインバッファ回路（ＲＬＢ）１９，
２０を有している。これら１ビットのＲＬＢ１９，２０
が図１に示した出力回路７に接続されている。この回路
構成から明らかなように，簡単な回路構成のトランジス
タからなるトランスファゲート１１〜１４を４個併設
し，これらのトランスファゲート１１〜１４を制御信号
ＣＴＬ１〜ＣＴＬ４に基づいて選択的に駆動してビット
ラインＢＬの１つを選択させることにより，４本のビッ
トラインＢＬに対して１個のＲＬＢ１９を設けるだけで
よい。その結果として，リードラインバッファ５Ａの面
積が小さくなり，ＦＩＦＯメモリデバイスのレイアウト
が小さくなる。
例としてのリードラインバッファ５Ａの部分回路構成を
示す。図２に示したリードラインバッファ５Ａは，メモ
リアレイ４の４本のビットラインＢＬごとに接続された
トランスファゲート群１１〜１４，１５〜１８と，これ
らのトランスファゲート群の後段に設けられたそれぞれ
１ビットのリードラインバッファ回路（ＲＬＢ）１９，
２０を有している。これら１ビットのＲＬＢ１９，２０
が図１に示した出力回路７に接続されている。この回路
構成から明らかなように，簡単な回路構成のトランジス
タからなるトランスファゲート１１〜１４を４個併設
し，これらのトランスファゲート１１〜１４を制御信号
ＣＴＬ１〜ＣＴＬ４に基づいて選択的に駆動してビット
ラインＢＬの１つを選択させることにより，４本のビッ
トラインＢＬに対して１個のＲＬＢ１９を設けるだけで
よい。その結果として，リードラインバッファ５Ａの面
積が小さくなり，ＦＩＦＯメモリデバイスのレイアウト
が小さくなる。
【０００９】図３にリードラインバッファ５の第２実施
例としてのリードラインバッファ５Ｂの部分回路構成を
示す。このリードラインバッファ５Ｂは，連続的にデー
タを出力するために，図９に示したキャシュメモリ８に
代えて，２つ併設した第１段のマスタラッチ回路３３，
３４と第２段のスレーブラッチ回路３７とを有する２段
構成のリードラインバッファとされたものである。ビッ
トラインＢＬに接続されるトランスファゲート１１〜１
４は図２と同様である。すなわち，制御信号ＣＴＬ１〜
ＣＴＬ４によって４本のビットラインＢＬのうちの１つ
の出力を選択的に出力する。トランスファゲート１１〜
１４によって選択的にメモリアレイ４から出力されたデ
ータをマスタラッチ回路３３，３４のいずれかに入力す
るためトランスファゲート３１，３２が設けられてい
る。さらにマスタラッチ回路３３またはマスタラッチ回
路３４の出力を選択的にスレーブラッチ回路３７に出力
するためにトランスファゲート３５，３６が設けられて
いる。マスタラッチ回路３３は従来のキャシュメモリ８
に相当する機能を有し，キャッシュメモリ８に入力され
るべき最初の数１０ビットのデータを記憶する容量を有
している。マスタラッチ回路３４は従来と同様，データ
読み出し時にメモリアレイ４から転送されるデータを記
憶する。
例としてのリードラインバッファ５Ｂの部分回路構成を
示す。このリードラインバッファ５Ｂは，連続的にデー
タを出力するために，図９に示したキャシュメモリ８に
代えて，２つ併設した第１段のマスタラッチ回路３３，
３４と第２段のスレーブラッチ回路３７とを有する２段
構成のリードラインバッファとされたものである。ビッ
トラインＢＬに接続されるトランスファゲート１１〜１
４は図２と同様である。すなわち，制御信号ＣＴＬ１〜
ＣＴＬ４によって４本のビットラインＢＬのうちの１つ
の出力を選択的に出力する。トランスファゲート１１〜
１４によって選択的にメモリアレイ４から出力されたデ
ータをマスタラッチ回路３３，３４のいずれかに入力す
るためトランスファゲート３１，３２が設けられてい
る。さらにマスタラッチ回路３３またはマスタラッチ回
路３４の出力を選択的にスレーブラッチ回路３７に出力
するためにトランスファゲート３５，３６が設けられて
いる。マスタラッチ回路３３は従来のキャシュメモリ８
に相当する機能を有し，キャッシュメモリ８に入力され
るべき最初の数１０ビットのデータを記憶する容量を有
している。マスタラッチ回路３４は従来と同様，データ
読み出し時にメモリアレイ４から転送されるデータを記
憶する。
【００１０】制御回路（図示せず）は図１に示したＦＩ
ＦＯメモリデバイスの初期動作時点において，ライトリ
セット信号（図示せず）に応じて最初の数１０ビットの
データをライトラインバッファ３に記憶させる。ライト
ラインバッファ３における最後のアドレスまでデータが
書き込まれると，制御回路からメモリアレイ４に転送要
求が出力される。メモリアレイ４内部のアービター回路
（図示せず）がその要求を受け付けると，ライトライン
バッファ３のデータがメモリアレイ４に転送されて記憶
される。この転送が終了すると，これらのデータをメモ
リアレイ４からマスタラッチ回路３３に転送する要求が
制御回路から出力され，第１マスタラッチ回路選択信号
ＳＭ１によってトランスファゲート３１がオンにされ，
メモリアレイ４のデータがビットラインＢＬを介してマ
スタラッチ回路３３に転送されて記憶される。これによ
り，マスタラッチ回路３３には，従来のキャシュメモリ
８に記憶されると同等の最初のデータが記憶される。引
き続きライトラインバッファ３に入力されたデータは，
メモリアレイ４に順次記憶される。読み出し命令である
リードリセット信号（図示せず）に応じてマスタラッチ
回路３３からデータが順次出力され，マスタラッチ回路
３３の最後のデータの読みだしが行われたとき，制御回
路からメモリアレイ４にマスタラッチ回路３４へのデー
タ転送要求が出力され，受け付けられると，第２マスタ
ラッチ回路選択信号ＳＭ２が出力されてトランスファゲ
ート３２がオンしメモリアレイ４のデータがマスタラッ
チ回路３４に記憶される。マスタラッチ回路３４の最後
のデータが読み出されると，再び制御回路から次のデー
タ転送要求が出力される。第１および第２のマスタラッ
チ回路３３，３４からの出力データはスレーブラッチ回
路３７を介して出力回路７に出力される。
ＦＯメモリデバイスの初期動作時点において，ライトリ
セット信号（図示せず）に応じて最初の数１０ビットの
データをライトラインバッファ３に記憶させる。ライト
ラインバッファ３における最後のアドレスまでデータが
書き込まれると，制御回路からメモリアレイ４に転送要
求が出力される。メモリアレイ４内部のアービター回路
（図示せず）がその要求を受け付けると，ライトライン
バッファ３のデータがメモリアレイ４に転送されて記憶
される。この転送が終了すると，これらのデータをメモ
リアレイ４からマスタラッチ回路３３に転送する要求が
制御回路から出力され，第１マスタラッチ回路選択信号
ＳＭ１によってトランスファゲート３１がオンにされ，
メモリアレイ４のデータがビットラインＢＬを介してマ
スタラッチ回路３３に転送されて記憶される。これによ
り，マスタラッチ回路３３には，従来のキャシュメモリ
８に記憶されると同等の最初のデータが記憶される。引
き続きライトラインバッファ３に入力されたデータは，
メモリアレイ４に順次記憶される。読み出し命令である
リードリセット信号（図示せず）に応じてマスタラッチ
回路３３からデータが順次出力され，マスタラッチ回路
３３の最後のデータの読みだしが行われたとき，制御回
路からメモリアレイ４にマスタラッチ回路３４へのデー
タ転送要求が出力され，受け付けられると，第２マスタ
ラッチ回路選択信号ＳＭ２が出力されてトランスファゲ
ート３２がオンしメモリアレイ４のデータがマスタラッ
チ回路３４に記憶される。マスタラッチ回路３４の最後
のデータが読み出されると，再び制御回路から次のデー
タ転送要求が出力される。第１および第２のマスタラッ
チ回路３３，３４からの出力データはスレーブラッチ回
路３７を介して出力回路７に出力される。
【００１１】以上に述べたように，リードラインバッフ
ァ５を２段構成にすることにより，キャシュメモリ８を
設けなくても，従来のＦＩＦＯメモリデバイスと同等の
ＦＩＦＯ処理を行うことができる。一方，キャシュメモ
リ８を設けることによるレイアウトの問題，および，Ｄ
ＲＡＭで構成されたメモリアレイ４とＳＲＡＭで構成さ
れるキャシュメモリ８との異なる制御方式のメモリを制
御する複雑さが無くなるから制御回路の構成も簡単にな
る。またＳＲＡＭのキャシュメモリ８とＤＲＡＭのメモ
リアレイ４とが混在しないから，メモリアレイ４を製造
する製造工程でＦＩＦＯメモリデバイスを形成すること
ができ，１チップ化が容易に実現できる。
ァ５を２段構成にすることにより，キャシュメモリ８を
設けなくても，従来のＦＩＦＯメモリデバイスと同等の
ＦＩＦＯ処理を行うことができる。一方，キャシュメモ
リ８を設けることによるレイアウトの問題，および，Ｄ
ＲＡＭで構成されたメモリアレイ４とＳＲＡＭで構成さ
れるキャシュメモリ８との異なる制御方式のメモリを制
御する複雑さが無くなるから制御回路の構成も簡単にな
る。またＳＲＡＭのキャシュメモリ８とＤＲＡＭのメモ
リアレイ４とが混在しないから，メモリアレイ４を製造
する製造工程でＦＩＦＯメモリデバイスを形成すること
ができ，１チップ化が容易に実現できる。
【００１２】図４はリードラインバッファ５として２ポ
ート構成の場合のリードラインバッファ５Ｃの部分回路
構成を示す。２ポートに対応して第２段目のラッチ回
路，すなわち，スレーブラッチ回路５１，５２を２個併
設している。リードラインバッファ５が２ポート設けら
れる場合，通常，上述した図３の２段構成のリードライ
ンバッファを４つのビットラインに対して２つ設ける必
要があるが，図３に示した第１マスタラッチ回路３３に
記憶されているデータはアドレス的にメモリアレイ４に
おける最初の数１０ビット分のデータであるから，第１
のマスタラッチ回路３３をポート毎に設ける必要がなく
共通に使用できる。そのため，マスタラッチ回路は，図
３のマスタラッチ回路３３に対応するマスタラッチ回路
４５と，図３のマスタラッチ回路３４に対応してそれぞ
れ２ポート分のマスタラッチ回路４４，４６を設ければ
よい。スレーブラッチ回路５１，５２は２ポートに対応
して２個併設している。ビットラインＢＬの後のトラン
スファゲート４１〜４３はマスタラッチ回路４４〜４６
に転送されるデータを選択するゲートであり，トランス
ファゲート４７〜５０はマスタラッチ回路４４〜４６か
らスレーブラッチ回路５１，５２へのデータ転送を選択
するゲートである。トランスファゲート４９，５０はマ
スタラッチ回路４５に記憶されている最初のデータを転
送するゲートであり，トランスファゲート４７，４８は
メモリアレイ４に記憶されたデータを転送するゲートで
ある。リードラインバッファ５が４未満または５以上の
ポート構成の場合も上記同様となる。
ート構成の場合のリードラインバッファ５Ｃの部分回路
構成を示す。２ポートに対応して第２段目のラッチ回
路，すなわち，スレーブラッチ回路５１，５２を２個併
設している。リードラインバッファ５が２ポート設けら
れる場合，通常，上述した図３の２段構成のリードライ
ンバッファを４つのビットラインに対して２つ設ける必
要があるが，図３に示した第１マスタラッチ回路３３に
記憶されているデータはアドレス的にメモリアレイ４に
おける最初の数１０ビット分のデータであるから，第１
のマスタラッチ回路３３をポート毎に設ける必要がなく
共通に使用できる。そのため，マスタラッチ回路は，図
３のマスタラッチ回路３３に対応するマスタラッチ回路
４５と，図３のマスタラッチ回路３４に対応してそれぞ
れ２ポート分のマスタラッチ回路４４，４６を設ければ
よい。スレーブラッチ回路５１，５２は２ポートに対応
して２個併設している。ビットラインＢＬの後のトラン
スファゲート４１〜４３はマスタラッチ回路４４〜４６
に転送されるデータを選択するゲートであり，トランス
ファゲート４７〜５０はマスタラッチ回路４４〜４６か
らスレーブラッチ回路５１，５２へのデータ転送を選択
するゲートである。トランスファゲート４９，５０はマ
スタラッチ回路４５に記憶されている最初のデータを転
送するゲートであり，トランスファゲート４７，４８は
メモリアレイ４に記憶されたデータを転送するゲートで
ある。リードラインバッファ５が４未満または５以上の
ポート構成の場合も上記同様となる。
【００１３】図５は図４のリードラインバッファ５Ｃの
変形形態のリードラインバッファ５Ｄを示す部分回路構
成図である。このリードラインバッファ５Ｄは，図４の
リードラインバッファ５Ｃに，図２または図３に示した
ビットラインＢＬを選択するトランスファゲート１１〜
１４を設け，さらに，プリチャージ用トランジスタ５３
を設けた回路構成である。このリードラインバッファ５
Ｄの動作は図２または図３のトランスファゲートの選択
動作と，図４の２ポートのリードラインバッファの動作
を合わせたものとなる。図６に図５に示したリードライ
ンバッファ５Ｄの動作タイミングを示す。まず，プリチ
ャージＰＲが行われ，次にトランスファゲート１１〜１
４のいずれかを選択する制御信号ＣＴＬが出力される。
引き続いて，マスタラッチ回路４４〜４６に転送される
データを選択するためのトランスファゲート４１〜４３
を駆動するマスタラッチ回路選択信号ＳＭが出力され
る。入力バッファ１またはメモリアレイ４からマスタラ
ッチ回路４５またはマスタラッチ回路４４，４６へのデ
ータ転送が終了し，リードリセット信号ＲＥＳＥＴが入
力されると，そのリードリセット信号に対応するマスタ
ラッチ回路からスレーブラッチ回路５１または５２への
データ転送を行うためのスレーブラッチ回路選択信号Ｓ
Ｌ１またはＳＬ２がトランスファゲート４７〜５０に出
力される。上述した図３〜図４のリードラインバッファ
５Ｂ〜５Ｃも図６に示した動作タイミングと同様のタイ
ミングで動作する。
変形形態のリードラインバッファ５Ｄを示す部分回路構
成図である。このリードラインバッファ５Ｄは，図４の
リードラインバッファ５Ｃに，図２または図３に示した
ビットラインＢＬを選択するトランスファゲート１１〜
１４を設け，さらに，プリチャージ用トランジスタ５３
を設けた回路構成である。このリードラインバッファ５
Ｄの動作は図２または図３のトランスファゲートの選択
動作と，図４の２ポートのリードラインバッファの動作
を合わせたものとなる。図６に図５に示したリードライ
ンバッファ５Ｄの動作タイミングを示す。まず，プリチ
ャージＰＲが行われ，次にトランスファゲート１１〜１
４のいずれかを選択する制御信号ＣＴＬが出力される。
引き続いて，マスタラッチ回路４４〜４６に転送される
データを選択するためのトランスファゲート４１〜４３
を駆動するマスタラッチ回路選択信号ＳＭが出力され
る。入力バッファ１またはメモリアレイ４からマスタラ
ッチ回路４５またはマスタラッチ回路４４，４６へのデ
ータ転送が終了し，リードリセット信号ＲＥＳＥＴが入
力されると，そのリードリセット信号に対応するマスタ
ラッチ回路からスレーブラッチ回路５１または５２への
データ転送を行うためのスレーブラッチ回路選択信号Ｓ
Ｌ１またはＳＬ２がトランスファゲート４７〜５０に出
力される。上述した図３〜図４のリードラインバッファ
５Ｂ〜５Ｃも図６に示した動作タイミングと同様のタイ
ミングで動作する。
【００１４】図７は図５のリードラインバッファ５Ｄの
具体的な回路図を示す。図５と同じ符号が付けられてい
る部分は図５の回路要素と同じ回路要素を示す。マスタ
ラッチ回路４４〜４６およびスレーブラッチ回路５１，
５２はいずれもインバータを逆並列に接続した１ビット
の簡単なスタテックラッチ回路で実現されている。な
お，図７のリードラインバッファ５Ｄには，スレーブラ
ッチ回路５１，５２から出力回路７へデータを転送する
ためのトランスファゲート６１，６２が設けられてい
る。
具体的な回路図を示す。図５と同じ符号が付けられてい
る部分は図５の回路要素と同じ回路要素を示す。マスタ
ラッチ回路４４〜４６およびスレーブラッチ回路５１，
５２はいずれもインバータを逆並列に接続した１ビット
の簡単なスタテックラッチ回路で実現されている。な
お，図７のリードラインバッファ５Ｄには，スレーブラ
ッチ回路５１，５２から出力回路７へデータを転送する
ためのトランスファゲート６１，６２が設けられてい
る。
【００１５】図８に図１のライトラインバッファ３の部
分回路構成を示す。このライトラインバッファ３も上述
したリードラインバッファ５の種々の回路構成と同様
に，メモリアレイ４のビットラインＢＬを４本選択的に
駆動するトランスファゲート７５〜７８が設けられてい
る。トランスファゲート７５〜７８は制御回路（図示せ
ず）からのライト選択制御信号ＣＴＬＷ１〜ＣＴＬＷ４
に応答して選択的に駆動される。これらのトランスファ
ゲート７５〜７８を設けることで，インバータが逆並列
されて構成されるスタテックラッチ回路のライトライン
バッファ回路７２を４本のビットラインＢＬに対して１
個設けるだけですむ。トランスファゲート７１は１ビッ
トの入力データＤＩＮのライトラインバッファ回路７２
への転送を選択する。
分回路構成を示す。このライトラインバッファ３も上述
したリードラインバッファ５の種々の回路構成と同様
に，メモリアレイ４のビットラインＢＬを４本選択的に
駆動するトランスファゲート７５〜７８が設けられてい
る。トランスファゲート７５〜７８は制御回路（図示せ
ず）からのライト選択制御信号ＣＴＬＷ１〜ＣＴＬＷ４
に応答して選択的に駆動される。これらのトランスファ
ゲート７５〜７８を設けることで，インバータが逆並列
されて構成されるスタテックラッチ回路のライトライン
バッファ回路７２を４本のビットラインＢＬに対して１
個設けるだけですむ。トランスファゲート７１は１ビッ
トの入力データＤＩＮのライトラインバッファ回路７２
への転送を選択する。
【００１６】本発明の実施に際しては上述した回路構成
の他，種々の変形形態をとることができる。たとえば，
ビットラインＢＬを４本ごと選択駆動する場合について
述べたが，複数本適宜選択駆動することができる。
の他，種々の変形形態をとることができる。たとえば，
ビットラインＢＬを４本ごと選択駆動する場合について
述べたが，複数本適宜選択駆動することができる。
【００１７】
【発明の効果】以上述べたように，本発明に基づく２段
構成のリードラインバッファによれば，キャシュメモリ
を用いないでも，キャシュメモリがある場合と同様なＦ
ＩＦＯメモリデバイスを実現でき，しかも，キャシュメ
モリを用いたＦＩＦＯメモリデバイスに比較して面積が
小さくなり，制御も簡単になる。また本発明に基づく複
数のビットラインをトランスファゲートを介して選択的
に駆動するとライトバッファ回路の数が非常に少なくな
り，上述した面積が一層小さくなり，回路構成も簡単に
なる。さらにキャシュメモリを用いないので，メモリア
レイを形成する製造工程でＦＩＦＯメモリデバイスを１
チップ化することができる。
構成のリードラインバッファによれば，キャシュメモリ
を用いないでも，キャシュメモリがある場合と同様なＦ
ＩＦＯメモリデバイスを実現でき，しかも，キャシュメ
モリを用いたＦＩＦＯメモリデバイスに比較して面積が
小さくなり，制御も簡単になる。また本発明に基づく複
数のビットラインをトランスファゲートを介して選択的
に駆動するとライトバッファ回路の数が非常に少なくな
り，上述した面積が一層小さくなり，回路構成も簡単に
なる。さらにキャシュメモリを用いないので，メモリア
レイを形成する製造工程でＦＩＦＯメモリデバイスを１
チップ化することができる。
【図１】本発明のＦＩＦＯメモリデバイスの１実施例の
構成図である。
構成図である。
【図２】図１のＦＩＦＯメモリデバイスに適用される本
発明のリードラインバッファの第１実施例の回路構成図
である。
発明のリードラインバッファの第１実施例の回路構成図
である。
【図３】図１のＦＩＦＯメモリデバイスに適用される本
発明のリードラインバッファの第２実施例の回路構成図
である。
発明のリードラインバッファの第２実施例の回路構成図
である。
【図４】図１のＦＩＦＯメモリデバイスに適用される本
発明のリードラインバッファの第３実施例の回路構成図
である。
発明のリードラインバッファの第３実施例の回路構成図
である。
【図５】図１のＦＩＦＯメモリデバイスに適用される本
発明のリードラインバッファの第４実施例の回路構成図
である。
発明のリードラインバッファの第４実施例の回路構成図
である。
【図６】図５のリードラインバッファの動作タイミング
図である。
図である。
【図７】図５に示したリードラインバッファの詳細回路
図である。
図である。
【図８】本発明の実施例のライトライトバッファの詳細
回路図である。
回路図である。
【図９】従来のＦＩＦＯメモリデバイスの構成図であ
る。
る。
【図１０】図９に用いられる従来のリードラインバッフ
ァの回路図である。
ァの回路図である。
１・・入力バッファ，３・・ライトラインバッファ，４
・・メモリアレイ，５・・リードラインバッファ，７・
・出力回路。
・・メモリアレイ，５・・リードラインバッファ，７・
・出力回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G11C 11/40 - 11/419
Claims (4)
- 【請求項１】複数のメモリセルがそれぞれ接続されてい
る複数のビット線を有するメモリアレイと、連続的に入
力するデータを受け取り、当該入力データを上記メモリ
セルに記憶させるために複数の上記入力データを上記複
数のビット線に供給するライトラインバッファと、上記
複数のビット線から上記メモリセルが記憶しているデー
タを受け取り、当該データを連続的に出力するためのリ
ードラインバッファとを有するＦＩＦＯ型メモリ装置で
あって、 上記リードラインバッファは上記複数のビット線の数の
（１／ｍ）個（ｍは２以上の自然数）の記憶回路を有
し、上記各記憶回路はｍ個のゲート回路を介してｍ本の
ビット線にそれぞれ接続されているＦＩＦＯ型メモリ装
置。 - 【請求項２】上記記憶回路は第１及び第２のマスタラッ
チ回路とスレイブラッチ回路とを有し、上記第１のマス
タラッチ回路は上記ｍ個のゲート回路の接続点に第１の
ゲート回路を介して接続されると共に上記スレイブラッ
チ回路に第２のゲート回路を介して接続され、上記第２
のマスタラッチ回路は上記ｍ個のゲート回路の接続点に
第３のゲート回路を介して接続されると共に上記スレイ
ブラッチ回路に第４のゲート回路を介して接続されてい
る請求項１に記載のＦＩＦＯ型メモリ装置。 - 【請求項３】上記記憶回路は第１、第２及び第３のマス
タラッチ回路と第１及び第２のスレイブラッチ回路とを
有し、上記第１のマスタラッチ回路は上記ｍ個のゲート
回路の接続点に第１のゲート回路を介して接続され、上
記第１のスレイブラッチ回路に第２のゲート回路を介し
て接続され、上記第２のスレイブラッチ回路に第３のゲ
ート回路を介して接続されており、上記第２のマスタラ
ッチ回路は上記ｍ個のゲート回路の接続点に第４のゲー
ト回路を介して接続されると共に上記第１のスレイブラ
ッチ回路に第５のゲート回路を介して接続されており、
上記第３のマスタラッチ回路は上記ｍ個のゲート回路の
接続点に第６のゲート回路を介して接続されると共に上
記第２のスレイブラッチ回路に第７のゲート回路を介し
て接続されている請求項１に記載のＦＩＦＯ型メモリ装
置。 - 【請求項４】上記ｍが４である請求項２又は３に記載の
ＦＩＦＯ型メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15946191A JP3207217B2 (ja) | 1991-06-04 | 1991-06-04 | Ｆｉｆｏ型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15946191A JP3207217B2 (ja) | 1991-06-04 | 1991-06-04 | Ｆｉｆｏ型メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04358391A JPH04358391A (ja) | 1992-12-11 |
| JP3207217B2 true JP3207217B2 (ja) | 2001-09-10 |
Family
ID=15694272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15946191A Expired - Fee Related JP3207217B2 (ja) | 1991-06-04 | 1991-06-04 | Ｆｉｆｏ型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207217B2 (ja) |
-
1991
- 1991-06-04 JP JP15946191A patent/JP3207217B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04358391A (ja) | 1992-12-11 |
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