JPH05210981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05210981A JPH05210981A JP4014900A JP1490092A JPH05210981A JP H05210981 A JPH05210981 A JP H05210981A JP 4014900 A JP4014900 A JP 4014900A JP 1490092 A JP1490092 A JP 1490092A JP H05210981 A JPH05210981 A JP H05210981A
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Abstract
(57)【要約】 （修正有）
【目的】 読出し／書込み時間を短縮する半導体記憶装
置を提供する。 【構成】 メモリアレイ１上のデータ列はデータ転送方
向制御信号１０７を介して、データ転送方向制御回路５
からシリアルデータ出力レジスタ７に転送され、列アド
レスストローブ信号１０５およびアドレス１０１によっ
て特定されたデータが、シリアルシフトクロック信号１
１０に同期して３ステートバッファ６に入力され、シリ
アル出力イネーブル信号１０８を介して、シリアル出力
データバス上に出力される。同時に、シリアルシフトク
ロック１１０に同期したデータ１０２は、シリアルデー
タ入力レジスタ８に書込まれ、データ転送方向制御回路
５を介して、アドレス１０１と行アドレスストロープ信
号１０６によって特定されるメモリアレイ１上のデータ
列に転送される。
置を提供する。 【構成】 メモリアレイ１上のデータ列はデータ転送方
向制御信号１０７を介して、データ転送方向制御回路５
からシリアルデータ出力レジスタ７に転送され、列アド
レスストローブ信号１０５およびアドレス１０１によっ
て特定されたデータが、シリアルシフトクロック信号１
１０に同期して３ステートバッファ６に入力され、シリ
アル出力イネーブル信号１０８を介して、シリアル出力
データバス上に出力される。同時に、シリアルシフトク
ロック１１０に同期したデータ１０２は、シリアルデー
タ入力レジスタ８に書込まれ、データ転送方向制御回路
５を介して、アドレス１０１と行アドレスストロープ信
号１０６によって特定されるメモリアレイ１上のデータ
列に転送される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にシリアルデータ入出力端子を有し、ランダムアクセ
ス・メモリとして機能する半導体記憶装置に関する。
特にシリアルデータ入出力端子を有し、ランダムアクセ
ス・メモリとして機能する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体記憶装置は、図
２に示されるように、メモリアレイ１と、行アドレスデ
コーダ２と、列アドレスデコーダ３と、双方向バッファ
４および１０と、データ転送方向制御回路５と、シリア
ルデータ入出力レジスタ９とを備えて構成されており、
アドレスバスより与えられるアドレス信号１０１は、行
アドレスデコーダ２および列アドレスデコーダ３に入力
されるが、それぞれ行アドレスストローブ信号１０６お
よび列アドレスストローブ信号１０５を介してデコード
され、メモリアレイ１に入力されて、メモリセル１上に
おける任意の１語のアドレスが特定される。この任意の
アドレスの特定に対応して、双方向バスバッファ４を介
して、双方向データバスのデータ１０４のメモリアレイ
１に対する読書きが行われるとともに、行アドレスデコ
ーダ２においてデコードされた行アドレスに対応するメ
モリアレイ１上のデータ列が、データ転送方向制御回路
５に出力される。このデータ列は、データ転送制御信号
１０７を介して、データ転送方向制御回路５よりシリア
ルデータ入出力レジスタ９に転送され、列アドレススト
ローブ信号１０５およびアドレス１０１により特定され
るデータが、シリアルシフトクロック信号１１０に同期
した状態で、双方向バスバッファ１０を経由して、双方
向シリアルデータバス上に読出される。また、逆に、シ
リアルシフトクロック１１０に同期したデータを双方向
シリアルデータバスに与えることにより、シリアルデー
タ入出力レジスタ９のデータを書換えて、データ転送制
御回路５を介して、アドレス１０１および行アドレスス
トローブ信号１０６により特定されるメモリアレイ上の
任意のデータ列に対する当該データの転送を行うことも
可能である。
２に示されるように、メモリアレイ１と、行アドレスデ
コーダ２と、列アドレスデコーダ３と、双方向バッファ
４および１０と、データ転送方向制御回路５と、シリア
ルデータ入出力レジスタ９とを備えて構成されており、
アドレスバスより与えられるアドレス信号１０１は、行
アドレスデコーダ２および列アドレスデコーダ３に入力
されるが、それぞれ行アドレスストローブ信号１０６お
よび列アドレスストローブ信号１０５を介してデコード
され、メモリアレイ１に入力されて、メモリセル１上に
おける任意の１語のアドレスが特定される。この任意の
アドレスの特定に対応して、双方向バスバッファ４を介
して、双方向データバスのデータ１０４のメモリアレイ
１に対する読書きが行われるとともに、行アドレスデコ
ーダ２においてデコードされた行アドレスに対応するメ
モリアレイ１上のデータ列が、データ転送方向制御回路
５に出力される。このデータ列は、データ転送制御信号
１０７を介して、データ転送方向制御回路５よりシリア
ルデータ入出力レジスタ９に転送され、列アドレススト
ローブ信号１０５およびアドレス１０１により特定され
るデータが、シリアルシフトクロック信号１１０に同期
した状態で、双方向バスバッファ１０を経由して、双方
向シリアルデータバス上に読出される。また、逆に、シ
リアルシフトクロック１１０に同期したデータを双方向
シリアルデータバスに与えることにより、シリアルデー
タ入出力レジスタ９のデータを書換えて、データ転送制
御回路５を介して、アドレス１０１および行アドレスス
トローブ信号１０６により特定されるメモリアレイ上の
任意のデータ列に対する当該データの転送を行うことも
可能である。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、メモリアレイ１に格納されている
データ列を読出して、双方向シリアルデータバスに出力
した後に、双方向シリアルデータバスから入力されるデ
ータによりメモリアレイ１をクリアして、再度双方向シ
リアルデータバスからメモリアレイ１に書込まれたデー
タを、メモリアレイ１より読出して、双方向シリアルデ
ータバスに出力するような動作を行う場合には、図２に
おいて、 (1) メモリアレイ１上のデータ列をシリアル入出力デー
タレジスタ９に転送して、 双方向バスバッファ１０を
シリアルデータ制御信号１１３を介して出力側に設 定
する。 (2) リアルデータ入出力レジスタ９のデータをシリアル
シフトクロック１１０に同期させて、双方向シリアルデ
ータバスに出力する。 (3) シリアルデータ入出力レジスタのデータ出力の終了
に応じて、データ転送方向制御信号１０７とシリアルデ
ータ制御信号１１３により、双方向シリアルデータバス
に対応する双方向バスバッファ１０を入力側に設定し
て、双方向シリアルデータバスより、１データ列分のク
リアデータを、シリアルシフトクロック１１０に同期さ
せてシリアルデータ入出力レジスタ９に入力する。 (4) 上記のメモリアレイ１に対するクリア入力の終了に
応じて、シリアルデータ入出力レジスタ９の内容をメモ
リアレイ１上に転送する。 (5) 上記の (1)〜(4) 項に示される手順を繰返して行
い、メモリアレイ１上の全データ列の出力ならびにクリ
アの完了に伴ない、メモリアレイ１に対して、双方向バ
スバッファ４を介してデータを書込む。 という手順が必要となり、メモリアレイ１の記憶容量の
増大するに伴ない、全体の処理時間において、書込み手
順(3) および(4) 項の占める割合が大きい値となり、処
理時間が長くなるという欠点がある。
記憶装置においては、メモリアレイ１に格納されている
データ列を読出して、双方向シリアルデータバスに出力
した後に、双方向シリアルデータバスから入力されるデ
ータによりメモリアレイ１をクリアして、再度双方向シ
リアルデータバスからメモリアレイ１に書込まれたデー
タを、メモリアレイ１より読出して、双方向シリアルデ
ータバスに出力するような動作を行う場合には、図２に
おいて、 (1) メモリアレイ１上のデータ列をシリアル入出力デー
タレジスタ９に転送して、 双方向バスバッファ１０を
シリアルデータ制御信号１１３を介して出力側に設 定
する。 (2) リアルデータ入出力レジスタ９のデータをシリアル
シフトクロック１１０に同期させて、双方向シリアルデ
ータバスに出力する。 (3) シリアルデータ入出力レジスタのデータ出力の終了
に応じて、データ転送方向制御信号１０７とシリアルデ
ータ制御信号１１３により、双方向シリアルデータバス
に対応する双方向バスバッファ１０を入力側に設定し
て、双方向シリアルデータバスより、１データ列分のク
リアデータを、シリアルシフトクロック１１０に同期さ
せてシリアルデータ入出力レジスタ９に入力する。 (4) 上記のメモリアレイ１に対するクリア入力の終了に
応じて、シリアルデータ入出力レジスタ９の内容をメモ
リアレイ１上に転送する。 (5) 上記の (1)〜(4) 項に示される手順を繰返して行
い、メモリアレイ１上の全データ列の出力ならびにクリ
アの完了に伴ない、メモリアレイ１に対して、双方向バ
スバッファ４を介してデータを書込む。 という手順が必要となり、メモリアレイ１の記憶容量の
増大するに伴ない、全体の処理時間において、書込み手
順(3) および(4) 項の占める割合が大きい値となり、処
理時間が長くなるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体記憶装置
は、行アドレスを入力して、内蔵されるメモリアレイに
おける複数のデータ列の内より当該行アドレスに対応す
る１データ列を特定し、更に列アドレスを入力して、前
記１データ列における任意の１データを特定することに
より、前記メモリアレイ内に格納されている任意のデー
タ列を特定して、読出しならびに書込みを行う半導体記
憶装置において、前記行アドレスおよび前記列アドレス
を介して特定され、前記メモリアレイより出力されるデ
ータ列を入力して一時的に格納しておき、当該データ列
を、外部より入力される所定のクロック信号に同期させ
て出力するシリアルデータ出力レジスタと、前記データ
列を入力して一時的に格納しておき、当該データ列に含
まれるデータを、外部より入力されるデータと適宜に置
換えて、前記メモリアレイにおける任意のデータ列に転
送出力するシリアルデータ入力レジスタとを備え、前記
シリアルデータ出力レジスタおよび前記シリアルデータ
入力レジスタを介して、シリアルデータの入力および出
力を、同時に行うことを特徴としている。
は、行アドレスを入力して、内蔵されるメモリアレイに
おける複数のデータ列の内より当該行アドレスに対応す
る１データ列を特定し、更に列アドレスを入力して、前
記１データ列における任意の１データを特定することに
より、前記メモリアレイ内に格納されている任意のデー
タ列を特定して、読出しならびに書込みを行う半導体記
憶装置において、前記行アドレスおよび前記列アドレス
を介して特定され、前記メモリアレイより出力されるデ
ータ列を入力して一時的に格納しておき、当該データ列
を、外部より入力される所定のクロック信号に同期させ
て出力するシリアルデータ出力レジスタと、前記データ
列を入力して一時的に格納しておき、当該データ列に含
まれるデータを、外部より入力されるデータと適宜に置
換えて、前記メモリアレイにおける任意のデータ列に転
送出力するシリアルデータ入力レジスタとを備え、前記
シリアルデータ出力レジスタおよび前記シリアルデータ
入力レジスタを介して、シリアルデータの入力および出
力を、同時に行うことを特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、メモリア
レイ１と、行アドレスデコーダ２と、列アドレスデコー
ダ３と、双方向バッファ４と、データ転送方向制御回路
５と、３ステートバッファ６と、シリアルデータ出力レ
ジスタ７と、シリアルデータ入力レジスタ８とを備えて
構成されている。
である。図１に示されるように、本実施例は、メモリア
レイ１と、行アドレスデコーダ２と、列アドレスデコー
ダ３と、双方向バッファ４と、データ転送方向制御回路
５と、３ステートバッファ６と、シリアルデータ出力レ
ジスタ７と、シリアルデータ入力レジスタ８とを備えて
構成されている。
【０００７】図１において、従来例の場合と同様に、ア
ドレスバスより与えられるアドレス信号１０１は、行ア
ドレスデコーダ２および列アドレスデコーダ３に入力さ
れ、それぞれ行アドレスストローブ信号１０６および列
アドレスストローブ信号１０５を介してデコードされ、
メモリアレイ１に入力されて、メモリセル１上における
任意の１語のアドレスが特定される。この任意のアドレ
スの特定に対応して、入力イネーブル信号１１１または
出力イネーブル信号１１２に制御される双方向バスバッ
ファ４を介して、双方向データバスに与えられるデータ
１０４のメモリアレイ１に対する読書きが行われるとと
もに、行アドレスデコーダ２においてデコードされた行
アドレスに対応するメモリアレイ１上のデータ列が、デ
ータ転送方向制御回路５に出力される。
ドレスバスより与えられるアドレス信号１０１は、行ア
ドレスデコーダ２および列アドレスデコーダ３に入力さ
れ、それぞれ行アドレスストローブ信号１０６および列
アドレスストローブ信号１０５を介してデコードされ、
メモリアレイ１に入力されて、メモリセル１上における
任意の１語のアドレスが特定される。この任意のアドレ
スの特定に対応して、入力イネーブル信号１１１または
出力イネーブル信号１１２に制御される双方向バスバッ
ファ４を介して、双方向データバスに与えられるデータ
１０４のメモリアレイ１に対する読書きが行われるとと
もに、行アドレスデコーダ２においてデコードされた行
アドレスに対応するメモリアレイ１上のデータ列が、デ
ータ転送方向制御回路５に出力される。
【０００８】データ転送方向制御回路５に出力された前
記データ列は、データ転送方向制御信号１０７を介し
て、データ転送方向制御回路５より、シリアルデータ出
力レジスタ７およびシリアルデータ入力レジスタ８に転
送される。シリアルデータ出力レジスタ７においては、
列アドレスストローブ信号１０５およびアドレス１０１
により特定されるデータが、シリアルシフトクロック信
号１１０に同期した状態で出力されて３ステートバッフ
ァ６に入力され、シリアル出力イネーブル信号１０８を
介して、当該データ１０３がシリアル出力データバス上
に出力される。また、同時に、シリアルシフトクロック
１１０に同期して、シリアル入力データバスに与えられ
るデータ１０２は、シリアルデータ入力レジスタ８に書
込まれる。このデータ１０２の書込みが終了すると、シ
リアルデータ入力レジスタ８に書込まれた当該データ
は、データ転送方向制御信号１０７により制御されるデ
ータ転送方向制御回路５を介して、アドレス１０１と行
アドレスストロープ信号１０６により特定されるメモリ
アレイ１上のデータ列に転送され、これにより、アドレ
スバスのアドレスが更新され、メモリアレイ１上のデー
タ列が、シリアルデータ出力レジスタ７およびシリアル
データ入力レジスタ８に転送される。
記データ列は、データ転送方向制御信号１０７を介し
て、データ転送方向制御回路５より、シリアルデータ出
力レジスタ７およびシリアルデータ入力レジスタ８に転
送される。シリアルデータ出力レジスタ７においては、
列アドレスストローブ信号１０５およびアドレス１０１
により特定されるデータが、シリアルシフトクロック信
号１１０に同期した状態で出力されて３ステートバッフ
ァ６に入力され、シリアル出力イネーブル信号１０８を
介して、当該データ１０３がシリアル出力データバス上
に出力される。また、同時に、シリアルシフトクロック
１１０に同期して、シリアル入力データバスに与えられ
るデータ１０２は、シリアルデータ入力レジスタ８に書
込まれる。このデータ１０２の書込みが終了すると、シ
リアルデータ入力レジスタ８に書込まれた当該データ
は、データ転送方向制御信号１０７により制御されるデ
ータ転送方向制御回路５を介して、アドレス１０１と行
アドレスストロープ信号１０６により特定されるメモリ
アレイ１上のデータ列に転送され、これにより、アドレ
スバスのアドレスが更新され、メモリアレイ１上のデー
タ列が、シリアルデータ出力レジスタ７およびシリアル
データ入力レジスタ８に転送される。
【０００９】メモリアレイ１に格納されているデータ列
がシリアル出力データバスに出力された後に、シリアル
入力データバスにおいて与えられたデータ１０２により
メモリアレイ１はクリアして、再度、双方向データバス
からのデータ１０４が入力され、双方向バッファ４を介
してメモリアレイ１に書込まれたデータを、シリアル出
力データバスに出力するような動作を行う場合には、 (1) メモリアレイ１上のデータ列をシリアルデータ入力
レジスタ８とシリアルデータ出力レジスタ７に転送す
る。 (2) シリアルデータ出力レジスタ７のデータを、シリア
ルシフトクロック１１０に同期させてシリアル出力デー
タバスに出力するとともに、シリアル入力データバスに
与えられるクリアデータを、シリアルシフトクロック１
１０に同期させて、シリアルデータ入力レジスタ８に入
力する。 (3) シリアルデータ出力レジスタ７よりのデータ出力
と、シリアルデータ入力レジスタ７に対するデータ入力
の終了後に、シリアルデータ入力レジスタ８のデータ内
容をメモリアレイ１に転送する。 (4) 上記の (1)〜(3) 項に示される手順を繰返して行
い、メモリアレイ１上の全データ列の出力ならびにクリ
アの完了に伴ない、メモリアレイ１に対して、双方向バ
スバッファ４を介してデータを書込む。 という手順を介して処理が実行される。従って、シリア
ルのデータ１０２の入力によるメモリアレイ１上のデー
タをクリアするのに要する時間は、前述の従来例の場合
に比較して、（シリアルシフトクロックの同期時間）×
（メモリアレイの１データ列のデータ総数）×（メモリ
アレイのデータ列数）により表わされる時間だけ短縮さ
れる。
がシリアル出力データバスに出力された後に、シリアル
入力データバスにおいて与えられたデータ１０２により
メモリアレイ１はクリアして、再度、双方向データバス
からのデータ１０４が入力され、双方向バッファ４を介
してメモリアレイ１に書込まれたデータを、シリアル出
力データバスに出力するような動作を行う場合には、 (1) メモリアレイ１上のデータ列をシリアルデータ入力
レジスタ８とシリアルデータ出力レジスタ７に転送す
る。 (2) シリアルデータ出力レジスタ７のデータを、シリア
ルシフトクロック１１０に同期させてシリアル出力デー
タバスに出力するとともに、シリアル入力データバスに
与えられるクリアデータを、シリアルシフトクロック１
１０に同期させて、シリアルデータ入力レジスタ８に入
力する。 (3) シリアルデータ出力レジスタ７よりのデータ出力
と、シリアルデータ入力レジスタ７に対するデータ入力
の終了後に、シリアルデータ入力レジスタ８のデータ内
容をメモリアレイ１に転送する。 (4) 上記の (1)〜(3) 項に示される手順を繰返して行
い、メモリアレイ１上の全データ列の出力ならびにクリ
アの完了に伴ない、メモリアレイ１に対して、双方向バ
スバッファ４を介してデータを書込む。 という手順を介して処理が実行される。従って、シリア
ルのデータ１０２の入力によるメモリアレイ１上のデー
タをクリアするのに要する時間は、前述の従来例の場合
に比較して、（シリアルシフトクロックの同期時間）×
（メモリアレイの１データ列のデータ総数）×（メモリ
アレイのデータ列数）により表わされる時間だけ短縮さ
れる。
【００１０】
【発明の効果】以上説明したように、本発明は、シリア
ルデータの入力と出力とを独立させ、シリアルデータ入
力レジスタとシリアルデータ出力レジスタとを個別に設
けることにより、シリアルデータの入出力を同時に実行
することが可能となり、データ入出力に要する処理時間
を大幅に短縮することができるという効果がある。
ルデータの入力と出力とを独立させ、シリアルデータ入
力レジスタとシリアルデータ出力レジスタとを個別に設
けることにより、シリアルデータの入出力を同時に実行
することが可能となり、データ入出力に要する処理時間
を大幅に短縮することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【符号の説明】 １ メモリアレイ ２ 行アドレスデコーダ ３ 列アドレスデコーダ ４、１０ 双方向バスバッファ ５ データ転送方向制御回路 ６ ３ステートバッファ ７ シリアルデータ出力レジスタ ８ シリアルデータ入力レジスタ ９ シリアルデータ入出力レジスタ
Claims (1)
- 【請求項１】 行アドレスを入力して、内蔵されるメモ
リアレイにおける複数のデータ列の内より当該行アドレ
スに対応する１データ列を特定し、更に列アドレスを入
力して、前記１データ列における任意の１データを特定
することにより、前記メモリアレイ内に格納されている
任意のデータ列を特定して、読出しならびに書込みを行
う半導体記憶装置において、 前記行アドレスおよび前記列アドレスを介して特定さ
れ、前記メモリアレイより出力されるデータ列を入力し
て一時的に格納しておき、当該データ列を、外部より入
力される所定のクロック信号に同期させて出力するシリ
アルデータ出力レジスタと、 前記データ列を入力して一時的に格納しておき、当該デ
ータ列に含まれるデータを、外部より入力されるデータ
と適宜に置換えて、前記メモリアレイにおける任意のデ
ータ列に転送出力するシリアルデータ入力レジスタと、 を備え、前記シリアルデータ出力レジスタおよび前記シ
リアルデータ入力レジスタを介して、シリアルデータの
入力および出力を、同時に行うことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014900A JPH05210981A (ja) | 1992-01-30 | 1992-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014900A JPH05210981A (ja) | 1992-01-30 | 1992-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210981A true JPH05210981A (ja) | 1993-08-20 |
Family
ID=11873868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014900A Withdrawn JPH05210981A (ja) | 1992-01-30 | 1992-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210981A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510657A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 出力制御部を備えたメモリ |
| US9230654B2 (en) | 2005-09-30 | 2016-01-05 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
-
1992
- 1992-01-30 JP JP4014900A patent/JPH05210981A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510657A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 出力制御部を備えたメモリ |
| US8199598B2 (en) | 2005-09-30 | 2012-06-12 | Mosaid Technologies Incorporated | Memory with output control |
| US9230654B2 (en) | 2005-09-30 | 2016-01-05 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| US11600323B2 (en) | 2005-09-30 | 2023-03-07 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |