JPS63220496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 シリアルクロックの供給にもとづいて互に非同期的にメ
モリデータを順次入力しまたは出力するためのデータレ
ジスタが所定対設けられ、各データレジスタのビット数
が、該データレジスタの対数に応じて、該データレジス
タにメモリセルからのデータを転送する時間または該デ
ータレジスタからのデータを該メモリセルに転送する時
間を該シリアルクロックの１サイクル周期で除した値に
該データレジスタの対数を乗じた数に設定されている半
導体記憶装置であって、例えば、各対のデータレジスタ
の一方からデータを読出している間に他方のデータレジ
スタにメモリセルからのデータを転送して、該各対のデ
ータレジスタから交互に間断なくデータの読出しを行わ
せるにあたり、該データレジスタのビット数を該データ
の転送に要する時間からみて必要最小限の数に設定する
ことにより、該データの転送に要する時間を確保しつつ
、該データレジスタの占有面積を可及的に減少させたも
のである。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特にＲＡＭ系の半導体
記憶装置における各メモリセルのデータを、ＳＡＭ系の
読出し又は書込みの装置（所謂ＳＡＭセル）を介して、
該データの読出し又は書込みを行うようにした半導体記
憶装置に関する。

〔従来の技術〕

第３図には従来形のこの種の半導体記憶装置が概略的に
示されている。該第３図において、１゜はＲＡＭ系のメ
モリセルアレイであって、該メモリセルアレイ１′にお
ける各ビットラインＢＬ　１゜ＢＬ　２．・・・・・・
はそれぞれトランスファゲート・トランジスタ（総括的
に符号２°で示される）を介してＳＡＭセル３°（例え
ばシフトレジスタで構成される）の各段に接続されてい
る。

いま所定の外部アドレス信号がＲＡＭ系制御回路６゛に
入力されると、該ＲＡＭ系制御回路６゛を介して所定の
ワードライン例えば−Ｄ１が選択され、該ワードライン
ーＤ１に接続された各メモリセルのデータが、対応する
ビットラインＢＬ　１゜ＢＬ　２．・・・・・・に接続
されたトランスファゲート・トランジスタ（このとき該
トランスファゲート・トランジスタの各ゲートにはトラ
ンスファゲート駆動ジェネレータ５”から所定のハイレ
ベルの選択信号が供給される）を介して該シフトレジス
タの各段に一度に転送され、次いで、該ＳＡＭセル（シ
フトレジスタ）に転送された各データが、シリアルクロ
ック発生器４゛から供給されるシリアルクロックによっ
て順次シリアルに該シフトレジスタから読出しデータＲ
Ｄとして読出される。なお該ＳＡＭセルとしては、上述
したようなシフトレジスタの代りにデータレジスタを用
い、各メモリセルから該データレジスタに転送された各
データを順次データバスに転送出力するように該ＳＡＭ
セルを構成することもできる。

かかる従来形の半導体記憶装置においては該ＳＡＭセル
のビット数（すなわちシフトレジスタあるいはデータレ
ジスタのビット数）が、該メモリセルアレイの各ワード
ラインにつながっているメモリセルの全数（換言すれば
各メモリセルに対応するビットラインの数）に等しくさ
れており、したがってそれだけ該ＳＡＭセル（シフトレ
ジスタあるいはデータレジスタ）の占有面積が増大する
とともに、例えばシフトレジスタに転送されたデータを
シリアルクロックによって間断なく読出すためには、該
シフトレジスタのデータが空になったとき、次の１クロ
ック周期内において、所定のワードラインに接続された
各メモリセルからの該シフトレジスタへのデータの転送
と、引続くデータの読出しとを一気に行なわなければな
らず、該シフトレジスタへのデータの転送時間に殆ど時
間的な余裕がとれないという問題点があった。

〔発明が解決しようとする問題点〕

そこで上記問題点を解決するための一つの手段として、
上記ＲＡＭ系の各メモリセルからのデータの転送が行な
われるＳＡＭセル（シフトレジスタ）を２個（１対）設
け（所謂ダブルシフトレジスタとして２個設け）　、ｉ
ｌ対のシフトレジスタの一方が、該シフトレジスタに予
め転送されたメモリデータをシリアルクロックの供給に
もとづいて順次出力している期間中に、他方のシフトレ
ジスタに所定のワードラインに接続されたメモリセルか
らのデータを転送するようにし、このような該１対のシ
フトレジスタによって交互に、該メモリセルからのメモ
リデータの転送と、該メモリデータの出力（読出し）と
を、交代して行わせることにより、該ｌ対のシフトレジ
スタからのデータ出力を間断なく行わせるとともに、該
メモリセルからのメモリデータの転送時間に時間的余裕
をもたせることが考えられている。

しかしながら、この場合においても、各シフトレジスタ
のビット数を所定のワードラインに接続されたメモリセ
ルの全数に等しく設定したとすれば、該シフトレジスタ
の占有面積が増大することになり（すなわちシフトレジ
スタ全体としてみれば、１つのワードラインにつながっ
ているメモリセルの数の２倍のビット数を占めることに
なる）、また一方、該シフトレジスタ（あるいは上述し
たように所定のデータバスに順次データを出力するよう
に構成されたデータレジスタ）のビット数をあまり圧縮
（例えば４ビツトに圧縮）すると、一方のシフトレジス
タが例えば４ビット読み出している間に他方のシフトレ
ジスタにメモリセルからのデータを転送する必要があり
、該データ転送の時間に十分な余裕がとれないことにな
る。

なお以上の説明では、ＲＡＭ系のメモリセルアレイにお
ける所定のワードラインに接続された各メモリセルから
のデータを、ＳＡＭ系のデータ読出し装置（例えばシフ
トレジスタ）に一度転送し、該シフトレジスタに転送さ
れたデータをシリアルクロックによって順次読出しデー
タとして出力する場合について説明したが、この場合、
該データ読出し装置は必ずしも１系統に限るものではな
く、互に非同期のシリアルクロックによって動作する複
数個の読出し系統を設けることも可能である。

更にまた該データ読出し装置のみでなく、Ｓ　Ａ　Ｍ系
のデータ書込み装置を設け、例えばシリアルクロックに
よりシフトレジスタに順次入力されたデータを、ＲＡＭ
系のメモリセルアレイにおける所定のワードラインに接
続された各メモリセルに一度に転送するようにした所謂
ＳＡＭ系の書込み装置をも設けることができる。

本発明は上述した種々の背景のもとになされたもので、
ＲＡＭ系のメモリセルアレイに対し、互に非同期的なシ
リアルクロックによって動作するＳＡＭ系のデータ読出
し装置またはデータ書込み装置を構成するシフトレジス
タ（一般的にはデータレジスタ）を所定対だけ設けるに
なたり、各データレジスタのビット数を、メモリセルと
の間のデータ転送に必要な最小限の数に設定することに
よって、該データ転送に必要な最小限の時間を確保しつ
つ、該データレジスタの占有面積を可及的に減少させる
ようにしたものである。

〔問題点を解決するための手段〕

かかる問題点を解決するために本発明においては、シリ
アルクロックの供給にもとづいて互に非同期的にメモリ
データを順次入力しまたは出力するためのデータレジス
タが所定対設けられ、その場合各データレジスタ（後述
する実施例では、シフトレジスタ３１あるいは３２が対
応する）のビット数が、該データレジスタの対数に応じ
て、該データレジスタにメモリセルからのデータを転送
する時間または該データレジスタからのデータを該メモ
リセルに転送する時間を該シリアルクロックの１サイク
ル周期で除した値に該データレジスタの対数を乗じた数
、すなわち、 となるように設定される。

〔作　用〕

上記構成によれば、シリアルクロックの供給にもとづい
て互に非同期的にメモリデータを順次入力しまたは出力
するためのデータレジスタが所定対設けられている場合
、各対のデータレジスタの一方においてデータを出力（
又は入力）している間に、各対のデータレジスタの他方
と所定のメモリセルとの間でデータ転送を行うのに必要
な最小限の時間が確保され、これにより該データレジス
タの占有面積を可及的に減少させつつ、各対のデータレ
ジスタからそれぞれ間断なくデータを入力または出力す
るために、予め上記メモリセルとの間でデータ転送を行
うに必要な最小限の時間をも確保することができる。

〔実施例〕

第１図は本発明の１実施例としての半導体記憶装置の全
体構成を示す回路図であって、１はＲＡＭ系を構成する
メモリセルアレイであってアドレス人力（外部アドレス
又は内部において発生するアドレス）に応じてＲＡＭ系
制御回路１２を介して所定のワードライン例えばＷＤ　
１が選択され、該ワードラインＷＤ　１に接続され各メ
モリセルのデータが、対応するビットラインＢＬＩ、Ｂ
Ｌ２・・・・・・にそれぞれ接続されたトランスファゲ
ートトランジスタ（総括的に２１および２２で示される
）の一方を介して、１対のＳＡＭセル（例えばシフトレ
ジスタで構成される）３１又は３２の一方に転送される
。なお該１対のＳＡＭセル（例えばシフトレジスタ）は
、該ＳＡＭセルの一方（例えば３１）に既帽転送されて
いるデータが、シリアルクロック発生器４からのシリア
ルクロックの供給にもとづいて、順次続出しデータＲＤ
として該シフトレジスタ３１から読出されている期間中
に、他方のＳＡＭセル（例えば３２）に上述したように
所定のメモリセルからのデータがトランスファゲート（
例えば２２）を介して転送されるもので、該１対のＳＡ
Ｍセル３１　、３２において、かかるシリアルクロック
の供給にもとづくデータの読出しと、所定のメモリセル
からのデータの転送とが交互に行われ、これによって１
対のＳＡＭセルからのシリアルデータの読出しがシリア
ルクロックに同期して間断なく行われると同時に、一方
のＳＡＭセルからのデータ読出し期間中に他方のＳＡＭ
セルに所定のメモリセルからのデータの転送が行われる
。そしてかかる１対のＳＡＭセル３１，３２におけるデ
ータ読出しとデータ転送との交互の切換えは、後述する
スイッチ回路５および６によって行われる。

なおここで第１図に示される半導体記憶装置においては
、上記１対のＳＡＭセル３１　、３２を含むデータ読出
し系（図中Ｒ１系として示される）のほかに、他のデー
タ続出し系（図中Ｒ２系として示される）をそなえてお
り、該Ｒ１系とＲ２系とは、該Ｒ１系に設けられている
１対のＳＡＭセル３１゜３２と、該Ｒ２系に設けられて
いる１対のＳＡＭセル３１’、３２′とが互に非同期の
シリアルクロックによって駆動されること以外は同様の
構成とされており、第１図中においては、該Ｒ２系を構
成する要素の一部が、該Ｒ１系において対応する要素に
付されている符号にダッシュをつけて示されている。な
お第１図に示される半導体記憶装置においては、上述し
たように２系統のＳＡＭ系続出し装置が設けられている
が、その個数（系統数）は任意に設定しうる（たたし互
に非同期のシリアルクロックによってデータの読出しが
行われる）ものであり、更に同様にしてＳＡＭ系のデー
タ書込み装置を任意の個数設けることも可能である。

ところでいま仮に該Ｒ１系のデータ読出し装置において
、シリアルクロック発生器４から発生されるシリアルク
ロックがスイッチ６を介してＳＡ？？セル３１に供給さ
れ、該ＳＡＭセル（シフトレジスタ）３１から順次読出
しデータが出力されているものとする。なおこの読出し
期間中は、スイッチ５を介してトランスファゲート２２
に所定の選択信号ＳＬ２が供給され、所定のワードライ
ンに接続された各メモリセルから該ＳＡＭセル３２にデ
ータが転送される。一方、シリアルクロック発生器４か
ら発生されるシリアルクロックはビットカウンタ７によ
って順次カウントされる。

いま仮に該メモリセルアレイ１のビット数（１つのワー
ドラインに接続されたメモリセルの数）が９６０ビツト
であるとし、各ＳＡＭセル３１および３２のビット数が
それぞれ６０ビツトに設定されているものとする。なお
、この各ＳＡＭセル３１および３２のビット数が、本発
明においては、上述に設定されており、ここで該ｎは、
上述したように書込み用のシフトレジスタ（デ−タレジ
スタ）の対数または続出し用のシフトレジスタ（データ
レジスタ）の対数であって、第１図の実施例ではＲ１系
およびＲ２系の読出し装置を有することにより、ｎ−２
となる。しかるときは、該ピントカウンタ（例えば６ビ
ツトカウンタ）７は、該シリアルクロックを６０までカ
ウントすること°によってオーバーフローし、各ビット
のカウント値がすべて０となり、再び次のシリアルクロ
ックからそのクロック数をかぞえ始める。

この時期は、それまで読出しデータを出力していたシフ
トレジスタ３１のデータが空になった時期を意味し、そ
の時期がオール“０”検出回路８によって検出されて、
次のデータ転送リクエスト信号（この場合は該空になっ
たシフトレジスタ３１へのデータ転送を意味する）ＴＲ
Ｉが出力される。

一方、該ビットカウンタ７がオーバーフローする毎にブ
ロックカウンタ（例えば４ビツトカウンタ）９が順次カ
ウントアツプされ（上記実施例では１つのワードライン
が１６ブロツクに分割される）、該ブロックカウンタ９
に接続された最下位ビット判定回路１０によって、該ブ
ロックカウンタのカウント値の最下位ビットがｒＯＪで
あるか「１」であるか（すなわち該カウント値が偶数で
あるか奇数であるか）が判定され、その結果に応じて、
該スイッチ回路５と６との交互の切換え（すなわちスイ
ッチ回路６を介してＳＡＭセル３１にシリアルクロック
を供給してシリアルデータを出力しているときは、スイ
ッチ回路５を介して選択信号ＳＬ２を供給し、トランス
ファゲート２２を介してＳＡＭセル３２にメモリセルか
らのデータ転送を行い、一方、スイッチ回路６を介して
ＳＡＭセル３２にシリアルクロックを供給してシリアル
データを出力しているときは、スイッチ回路５を介して
選択信号ＳＬＩを供給し、トランスファゲート２１を介
してＳＡＭセル３１にメモリセルからのデータ転送を行
うような切換え）が行われる。

更に該オール“０”検出回路８からデータ転送リクエス
ト信号ＴＲＩが出力されれば、トランスファ判定回路１
１を介してＲＡＭ系制御回路１２を起動して、該ＲＡＭ
系制御回路１２内に設けられたワードラインジェネレー
タを駆動して所定のワードラインジェネレータを駆動し
て所定のワードラインに選択信号が供給される。ここで
該トランスファ判定回路１１を設けた理由は、上記Ｒ１
系からのデータ転送リクエスト信号ＴＲＩと、上述した
ように該Ｒ１系とは非同期的にシリアルデータを出力し
ているＲ２系とからのデータ転送リクエスト信号ＴＲ２
とがたまたま同時に発生した場合、該データ転送の優先
順位を決定するために設けられている。すなわち通常は
該データ転送リクエスト信号ＴＲＩの発生時には、該ト
ランスファ判定回路１１を介して該ＲＡＭ系制御回路１
２を起動するとともに、直ちにスイッチ回路５を介して
所定の選択信号ＳＬＩ又はＳＬ２がトランスファゲート
２１又は２２に供給される（その何れに選択信号が供給
されるかは上記最下位ビット判定回路１０の判定結果に
応じて、上述したようなスイッチ回路５および６の切換
えが行われることによって決定される。）が、８３　Ｒ
１系からのデータ転送リクエスト信号ＴＲＩと該Ｒ２系
からのデータ転送リクエスト信号ＴＲ２とが同時に発生
した場合には、該トランスファ判定回路１１によりその
優先順位が決定され、例えば該Ｒ１系における所定のＳ
ＡＭセルへのデータ転送を優先的に処理した後、８９　
Ｒ２系における所定のＳＡＭセルへのデータ転送処理が
行われる。なお所定のＳＡＭセルへのデータ転送処理が
終了する毎に該ＲＡＭ系制御回路１２から該ビットカラ
ンタフにリセット信号が供給され、それによって該転送
リクエスト信号がリセットされる。

第２図は、第１図の装置の動作を示すタイミング図であ
って、第２図（Ａ）に示されるように、先ずＲ１系の読
出し装置から転送リクエスト信号ＴＲＩが供給され、次
いで第２図（Ｂ）に示されるように、Ｒ２系の読出し装
置から転送リクエスト信号ＴＲ２が供給される場合が示
されている。そして該転送リクエスト信号ＴＲＩ又はＴ
Ｒ２が供給される毎に第２図（Ｃ）に示されるようにＲ
ＡＭ系制御回路１２に起動信号ＳＴが供給され、アドレ
ス入力をとり込むとともにワードライン選択系が駆動さ
れ、それによって第２図（Ｅ）に示されるように所定の
ワードラインＷＤにハイレベルの選択信号が供給される
。一方、該転送リクエスト信号ＴＲＩが発生することに
より該トランスファ判定回路１１を介してスイッチ回路
５が駆動され、該最下位ビット判定回路１０の判定結果
に応じてこの実施例においては、第２図（Ｇ）に示され
るようにトランスファゲート２２に対する選択信号ＳＬ
２がハイレベルとなり（このとき選択信号ＳＬＩは第２
図（Ｆ）に示されるようにロウレベルとなっている）、
所定のワードラインに接続されたメモリセルからＳＡＭ
セル３２へのデータ転送処理が行われる。

次いで該ワードラインＷＤの選択信号がロウレベルとな
り、該ＲＡＭ系制御回路からのリセット信号Ｒ３（第２
図（Ｄ）参照）が該ビットカウンタ７に供給されること
によって該転送リクエスト信号ＴＲＩがロウレベルとな
り、該ＳＡＭセル３２へのデータ転送が終了する６次い
でＲ２系からの転送リクエスト信号ＴＲ２にもとづいて
該トランスファ判定回路１１を介して再び該ＲＡＭ系制
御回路１２に起動信号ＳＴが供給され、再び所定のワー
ドラインＷＤ　（前者と同一のワードライン又は他のワ
ードライン）にハイレベルの選択信号が供給される。−
労咳転送リクエスト信号ＴＲ２の発生にもとづいて該ト
ランスファ判定回路１１を介してＲ２系におけるトラン
スファゲート２１”又は２２”に対する選択信号が供給
される。そしてこの実施例においては第２図（Ｈ）に示
されるようにトランスファゲート２１°に対する選択信
号ＳＬ　１“がハイレベルとなり、このときトランスフ
ァゲート２２°に対する選択信号ＳＬ　２°は第２図（
Ｉ）に示されるようにロウレベルとなっており、その選
択切換えはＲ１系の場合と同様の回路構成によって行わ
れる。

このようにして１回のＲＡＭ系動作により上記Ｒ１系に
おけるＳＡＭセル３２へのデータ転送が行われた後、次
のＲＡＭ系動作により、上記Ｒ２系におけるＳＡＭセル
３１’　へのデータ転送が行われる。

そして上述したＲ１系におけるＳＡＭセル３２へのデー
タ転送と引続＜Ｒ２系におけるＳＡＭセル３１゛へのデ
ータ転送が、本発明においては、第２図（Ｊ）に示され
るように該Ｒ１系におけるＳＡＷセル３１又は該Ｒ２系
におけるＳＡＭセル３２°からのシリアルデータの読出
し期間中に行われる。

換言すれば、本発明においては、該Ｒ１系又はＲ２系に
おける一方のＳＡＭセル（例えば３１又は３２゛）から
の、シリアルクロックにもとづくシリアルデータの読出
し期間中に、該Ｒ１系における他方のＳＡＭセル（例え
ば３２）へのデータ転送と、ｌＲＺ系における他方のＳ
ＡＭセル（例えば３１゛）へのデータ転送を行っておく
ことにより、最悪の条件の場合でも、該Ｒ１系とＲ２系
とに設けられた各１対のＳＡＭセルから、それぞれのシ
リアルクロックにもとづいて間断なくシリアルデータを
読出すことができるものであり、該一方のＳＡＭセル（
例えば３１又は３２゛）からのシリアルデータの読出し
期間中に、該他方の２個のＳＡＭセル（例えばＲ１系に
おける３２とＲ２系における３１゛）とに確実にデータ
転送を行うには、各ＳＡＭセル（例えば３１）のビット
数として、最小限、（ここでｎは、上述したような書込
み用又は読出し用のＳＡＭセルの対数であり、実際には
多少の誤差余裕α、すなわちコントロール信号を供給す
るに必要な時間的余裕αを付加する。） だけを必要とするものであり、各ＳＡＭセルのビット数
をかかるビット数に設定することによって、ＳＡＭセル
全体としての占有面積を可及的に少くするとともに、各
ＳＡＭセルへのデータ転送時間が確保される。すなわち
第２図（Ｊ）には上記ＳＡＭセル３１又は３２°からの
シリアルデータの出力状態が示されており、該ＳＡＭセ
ル３１又は３２°から、上述したようにして設定された
ビット数のシリアルデータが出力される期間中に、上記
ＳＡＭセル３２および３１°へのデータ転送が行われる
。

このようにして該ＳＡＭセル３２および３１゛へのデー
タ転送が行われる結果、第２図（Ｋ）に示されるように
、次のＲＡＭ系動作によって該ＳＡＭセル３２又は３１
′からのシリアルデータの出力を、上記ＳＡＭセル３１
又は３２′からの出力に引きつづいて間断なく行うこと
が可能となる。なお上記実施例ではＳＡＭ系の読出し装
置としてＲ１系とＲ２系の２つが設けられていることに
よってｎ・２に設定され、上記２回の転送動作を行うに
必要な最小限の時間に見合うように、各ＳＡＭセルのビ
ット数が設定されているが、該ＳＡＭ系の読出し装置又
は書込み装置の数に応じて、ｎとして１以上の対応する
値を設定することが必要である。

また上述した実施例では、各ＳＡＭ系の読出し装置内に
１対のシフトレジスタ（例えば３１と３２）が設けられ
ているが、該１対のシフトレジスタのうちの一方を単な
るデータレジスタとし、該データレジスタへのデータ転
送を行っている期間中に、他方のシフトレジスタからシ
リアルクロックにもとづくシリアルデータの続出しを行
うようにし、該シフトレジスタのデータが空になったと
き、次のシリアルクロック期間内に、該データレジスタ
から該シフトレジスタへのデータの転送（この転送はＲ
ＡＭ系のメモリセルからのデータ転送に比しその転送時
間が短くてよい。）を行うとともに、該シリアルクロッ
ク期間から順次再び、該シフトレジスタからのシリアル
データの読出しを行うようにすることもできる。

〔発明の効果〕

本発明によれば、ＳＡＭ系のデータ読出し装置又は書込
み装置を構成する各データレジスタ（例えばシフトレジ
スタ）のビット数を上記所定のビット数に設定すること
により、該データレジスタへのデータ転送に必要な最小
限の時間的余裕を確保しつつ、該データレジスタ全体の
占有面積を可及的に減少させるさとができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としての半導体記憶装置の
回路構成図、 第２図は、第１図の装置の動作を示すタイミン図、 第３図は、従来技術としてのこの種の半導体記憶装置の
構成を概略的に示す図である。 （符号の説明） ｌ　：　　メモリセルアレイ、 ２１．２２：　　　ｌ−ランスファゲート、３１．３２
：　　ＳＡＭセル（例えばシフトレジスタ）、４　：　
シリアルクロック発生器、 ５．６：　スイッチ回路、 ７　：　　ピントカウンタ、 ８　：　オール″０”検出回路、 ９　：　　ブロックカウンタ、 ｌＯ：　　最下位ビット判定回路、 １１：トランスファ判定回路、 １２：ＲＡＭ系制御回路。

Claims (1)

1. 【特許請求の範囲】 １、シリアルクロックの供給にもとづいて互に非同期的
   にメモリデータを順次入力しまたは出力するためのデー
   タレジスタが所定対設けられ、その場合、各データレジ
   スタのビット数が、該データレジスタの対数に応じて、
   該データレジスタにメモリセルからのデータを転送する
   時間または該データレジスタからのデータを該メモリセ
   ルに転送する時間を該シリアルクロックの１サイクル周
   期で除した値に、該データレジスタの対数を乗じた数に
   設定されていることを特徴とする半導体記憶装置。 ２、各対を構成するデータレジスタの一方が該シリアル
   クロックの供給にもとづいて該メモリデータを順次入力
   または出力している期間中に、他方のデータレジスタに
   メモリセルからのデータを転送し、または該他方のデー
   タレジスタからのデータを該メモリセルに転送するよう
   にされている、特許請求の範囲第１項記載の半導体記憶
   装置。