JPH04188243A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04188243A JPH04188243A JP2319520A JP31952090A JPH04188243A JP H04188243 A JPH04188243 A JP H04188243A JP 2319520 A JP2319520 A JP 2319520A JP 31952090 A JP31952090 A JP 31952090A JP H04188243 A JPH04188243 A JP H04188243A
- Authority
- JP
- Japan
- Prior art keywords
- data
- time
- word length
- reading
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル・システムにおける記憶装置に関し
、苛にシリアルにデータの書込み・読出しを行う記憶装
置に関するものである。
、苛にシリアルにデータの書込み・読出しを行う記憶装
置に関するものである。
近年、半導体集積技術の著しい進歩により、記憶装置の
大容量化が図られ、また最近ではニーズの多様化に伴い
単なる随時読出しく又は随時読出し、随時書込み）Ｉ！
能を有する記憶袋！たけでなく、多機能な記憶装置が実
用化されている。
大容量化が図られ、また最近ではニーズの多様化に伴い
単なる随時読出しく又は随時読出し、随時書込み）Ｉ！
能を有する記憶袋！たけでなく、多機能な記憶装置が実
用化されている。
第２図は従来のシーケンシャルな記憶装置における書込
み・読出しの様子を説明するための図である。尚、第２
図においてＤｋ （ｋ＝１．２．・・、）はすべてｎ
ビットの幅を持ったデータを表す。
み・読出しの様子を説明するための図である。尚、第２
図においてＤｋ （ｋ＝１．２．・・、）はすべてｎ
ビットの幅を持ったデータを表す。
従来のシーケンシャルな記憶装置では、記憶類［５０内
にデータｐ、、Ｄ、、、・、、Ｄ、、Ｄ□０．・・・を
シリアルに書込む場合、まずデータＤ１が記憶領域５０
内の所定の位置に書込まれ、続いてデータＤｚ＋Ｄｓ＋
・・・、Ｄ、、Ｄ、、、、 ・・・が先のデータに
続いて列方向に書込まれる。記憶領域５０からデータを
読出す場合には、人力したｎビットのデータを書込んだ
順序でそのまま１ワードずつ出力する。したがって、書
込まれたｎビットのデータはｎビットのデータとして読
出される。
にデータｐ、、Ｄ、、、・、、Ｄ、、Ｄ□０．・・・を
シリアルに書込む場合、まずデータＤ１が記憶領域５０
内の所定の位置に書込まれ、続いてデータＤｚ＋Ｄｓ＋
・・・、Ｄ、、Ｄ、、、、 ・・・が先のデータに
続いて列方向に書込まれる。記憶領域５０からデータを
読出す場合には、人力したｎビットのデータを書込んだ
順序でそのまま１ワードずつ出力する。したがって、書
込まれたｎビットのデータはｎビットのデータとして読
出される。
ところで、最近の情報処理技術においては、最適なデー
タ処理を行うために、同一のシステム内で異なったビッ
ト幅でデータを処理する場合が増えている。例えば８ビ
ツトと１６ビツトのデータを同じシステム内で取り扱う
ような場合、従来の記憶装置は単体ではワード長変更が
できないので、８ピントの記憶装置を２つ用いて、その
２つの記憶装置から各々のデータを取り出すことにより
、また１つの８ビツトの記憶装置から２回データを読出
すことにより、１６ビツトの１つのデータとして取り扱
っている。
タ処理を行うために、同一のシステム内で異なったビッ
ト幅でデータを処理する場合が増えている。例えば８ビ
ツトと１６ビツトのデータを同じシステム内で取り扱う
ような場合、従来の記憶装置は単体ではワード長変更が
できないので、８ピントの記憶装置を２つ用いて、その
２つの記憶装置から各々のデータを取り出すことにより
、また１つの８ビツトの記憶装置から２回データを読出
すことにより、１６ビツトの１つのデータとして取り扱
っている。
しかしながら、この場合、レジスタ等に一旦、８ビツト
の２つのデータを蓄えた後でなければ、１６ビツトの１
つのデータとして読出すことができず、データ処理に時
間がかかりシステム全体の処理能力が低下するという問
題がある。また、ハードウェアを煩雑になり十分な性能
が得られないという問題もある。
の２つのデータを蓄えた後でなければ、１６ビツトの１
つのデータとして読出すことができず、データ処理に時
間がかかりシステム全体の処理能力が低下するという問
題がある。また、ハードウェアを煩雑になり十分な性能
が得られないという問題もある。
本発明は上記事情に基づいてなされたものであり、処理
速度を低下させることなく、入力と出力の際のデータの
ワード長を容易に変更することができる記憶装置を提供
することを目的とするものである。
速度を低下させることなく、入力と出力の際のデータの
ワード長を容易に変更することができる記憶装置を提供
することを目的とするものである。
上記の目的を達成するための本発明は、シリアルにデー
タの書込み・読出しを行う記憶装置において、書込み時
にはデータをワード毎に行方向に書込み、読出し時には
行毎に１つのデータとして読出すように構成したことを
特徴とするものである。
タの書込み・読出しを行う記憶装置において、書込み時
にはデータをワード毎に行方向に書込み、読出し時には
行毎に１つのデータとして読出すように構成したことを
特徴とするものである。
また、上記の目的を達成するための本発明は、シリアル
にデータの書込み・読出しを行う記憶装置において、書
込み時には所定のワード長のデータを列方向に書き込み
、読出し時には前記所定のワード長よりも短いワード長
毎のデータとして行方向に読出すように構成したことを
特徴とするものである。
にデータの書込み・読出しを行う記憶装置において、書
込み時には所定のワード長のデータを列方向に書き込み
、読出し時には前記所定のワード長よりも短いワード長
毎のデータとして行方向に読出すように構成したことを
特徴とするものである。
Ｃ作用〕
本発明は前記の構成によって、データを書込む際には、
データをワード毎に行方向に順番に記憶さセ、データを
読出す際には１つの行に連続して書込まれた複数のデー
タを１つのデータとして一度に読出すことにより、出力
時のデータのワード長を入力時のデータのワード長より
も長くすることができる。
データをワード毎に行方向に順番に記憶さセ、データを
読出す際には１つの行に連続して書込まれた複数のデー
タを１つのデータとして一度に読出すことにより、出力
時のデータのワード長を入力時のデータのワード長より
も長くすることができる。
また、本発明は前記の構成によって、データを書込む際
には、所定のワード長のデータを列方向に書込み、デー
タを読出す際には入力したデータのワード長よりも短い
ワード長毎のデータとして行方向に読出すことにより、
出力時のデータのワード長を入力時のデータのワード長
よりも短くすることができる。
には、所定のワード長のデータを列方向に書込み、デー
タを読出す際には入力したデータのワード長よりも短い
ワード長毎のデータとして行方向に読出すことにより、
出力時のデータのワード長を入力時のデータのワード長
よりも短くすることができる。
以下に本発明の一実施例を第１図を参照して説明する。
第１図は本発明の一実施例であるシーケンシャルな記憶
装置における書込み・読出しの様子を説明するための図
である。
装置における書込み・読出しの様子を説明するための図
である。
第１図において１０は記憶領域であり、Ｄｋ（ｋ＝１．
２． ・・・）はすべてｎビットの幅を持ったデータ
を表す。また、記憶領域１ｏには行方向及び列方向にそ
れぞれｍ個及び３個のデータを書込むことが可能である
。
２． ・・・）はすべてｎビットの幅を持ったデータ
を表す。また、記憶領域１ｏには行方向及び列方向にそ
れぞれｍ個及び３個のデータを書込むことが可能である
。
記憶ｅＭｊｔｉｌ ＯニテータＤＩ 、 Ｄｔ 、
Ｄ３ 、 、、。
Ｄ３ 、 、、。
・ Ｄ・、Ｄ−・１．・・・を順次に書込む場合、各デ
ータは先のデータの後に続いて行方向に順次書込まれる
。
ータは先のデータの後に続いて行方向に順次書込まれる
。
記憶領域１０がらデータＤ、、Ｄｔ、Ｄゴ、・・・、Ｄ
、、Ｄ、、、、 ・・・を読出す場合は、出力端であ
る最下行に配置されたデータ群Ｄ１．・・・。
、、Ｄ、、、、 ・・・を読出す場合は、出力端であ
る最下行に配置されたデータ群Ｄ１．・・・。
Ｄ、を−度にまとめて読出す、したがって、行方向に並
べるデータＤ＋ 、Ｄｚ 、Ｄｓ 、＝−、Ｄ。
べるデータＤ＋ 、Ｄｚ 、Ｄｓ 、＝−、Ｄ。
＋Ｄ＠Ｂ１ ・・・の数を変えることにより、所望の
ワード長のデータを出力することが可能になる。
ワード長のデータを出力することが可能になる。
従来の記憶装置の場合には、第２図に示したように各デ
ータを記憶領域内で列方向に順番に書込んでいたので、
読出し時にもデータを一つずつしか読出すことができな
かった。したがって、従来の記憶装置では、データＤ、
−Ｄ、を１つのデ−夕として出力する場合、−旦データ
Ｄ１〜Ｄ、をレジスタ等に蓄えた後に１つのデータとし
て読出さなければならない。このため、１つのデータＤ
＋ 、Ｄｚ、Ｄｘ、 、・１．Ｄ、、Ｄ、、、、−１を
読出すのに要する時間をＴ秒とすると、たとえばｍ個の
データを１つのデータして読出す場合は、従来の記憶装
置ではｍＸ７秒だけ時間がかかる。これに対して本実施
例によればｍ個のデータを１つのデータとして読出すの
に要する時間はＴ秒である。
ータを記憶領域内で列方向に順番に書込んでいたので、
読出し時にもデータを一つずつしか読出すことができな
かった。したがって、従来の記憶装置では、データＤ、
−Ｄ、を１つのデ−夕として出力する場合、−旦データ
Ｄ１〜Ｄ、をレジスタ等に蓄えた後に１つのデータとし
て読出さなければならない。このため、１つのデータＤ
＋ 、Ｄｚ、Ｄｘ、 、・１．Ｄ、、Ｄ、、、、−１を
読出すのに要する時間をＴ秒とすると、たとえばｍ個の
データを１つのデータして読出す場合は、従来の記憶装
置ではｍＸ７秒だけ時間がかかる。これに対して本実施
例によればｍ個のデータを１つのデータとして読出すの
に要する時間はＴ秒である。
本実施例の記憶装置においては、データを行方向に順番
に書込むようにしたことにより、レジスタ等を設けてデ
ータのワード長を変えなくとも、記憶領域１０内の各行
毎にデータを一度に読出すことにより、容易にワード長
を長くすることができる。このため、ワード長の異なる
演算処理回路間でデータの受は渡しを行う場合、従来の
ものに比べて高速でデータの交換を行うことができる。
に書込むようにしたことにより、レジスタ等を設けてデ
ータのワード長を変えなくとも、記憶領域１０内の各行
毎にデータを一度に読出すことにより、容易にワード長
を長くすることができる。このため、ワード長の異なる
演算処理回路間でデータの受は渡しを行う場合、従来の
ものに比べて高速でデータの交換を行うことができる。
したがって、本実施例の記憶装置は、たとえば同一のシ
ステム内で異なったビット幅のデータを処理しなければ
ならない場合の記憶装置として好適である。
ステム内で異なったビット幅のデータを処理しなければ
ならない場合の記憶装置として好適である。
上記の実施例では、入力したデータのワード長よりも長
いワード長のデータを出力する記憶装置について説明し
たが、データを書込む際には、所定のワード長のデータ
を列方向に書込み、データを読出す際には入力したデー
タのワード長よりも短いワード長毎のデータとして行方
向に読出す記憶装置を用いることにより、上記と逆の動
作を行わせて、容易に出力時のデータのワード長を入力
時のデータのワード長よりも短くすることができる。
いワード長のデータを出力する記憶装置について説明し
たが、データを書込む際には、所定のワード長のデータ
を列方向に書込み、データを読出す際には入力したデー
タのワード長よりも短いワード長毎のデータとして行方
向に読出す記憶装置を用いることにより、上記と逆の動
作を行わせて、容易に出力時のデータのワード長を入力
時のデータのワード長よりも短くすることができる。
以上説明したように本発明によれば、出力時のデータの
ワード長を入力時のデータのワード長よりも長くしたり
又は短くしたりすることができるので、たとえばワード
長が異なる演算処理回路間でデータの交換を行う際にシ
フトレジスタ等を用いることなくデータの交換を高速に
行うことが可能になり、システム全体の処理速度の向上
を図ることができる記憶装置を提供することができる。
ワード長を入力時のデータのワード長よりも長くしたり
又は短くしたりすることができるので、たとえばワード
長が異なる演算処理回路間でデータの交換を行う際にシ
フトレジスタ等を用いることなくデータの交換を高速に
行うことが可能になり、システム全体の処理速度の向上
を図ることができる記憶装置を提供することができる。
第１図は本発明の一実施例であるシーケンシャルな記憶
装置における書込み・読出しの様子を説明する図、第２
図は従来のシーケンシャルな記憶装置における書込み・
読出しの様子を説明する図である。 １０・・・記憶領域、 Ｄ＋、Ｄｚ、 ・・・Ｄ、・・データ。
装置における書込み・読出しの様子を説明する図、第２
図は従来のシーケンシャルな記憶装置における書込み・
読出しの様子を説明する図である。 １０・・・記憶領域、 Ｄ＋、Ｄｚ、 ・・・Ｄ、・・データ。
Claims (2)
- （１）シリアルにデータの書込み・読出しを行う記憶装
置において、書込み時にはデータをワード毎に行方向に
書込み、読出し時には行毎に１つのデータとして読出す
ように構成したことを特徴とする記憶装置。 - （２）シリアルにデータの書込み・読出しを行う記憶装
置において、書込み時には所定のワード長のデータを列
方向に書き込み、読出し時には前記所定のワード長より
も短いワード長毎のデータとして行方向に読出すように
構成したことを特徴とする記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319520A JPH04188243A (ja) | 1990-11-21 | 1990-11-21 | 記憶装置 |
| US07/795,777 US5274589A (en) | 1990-11-21 | 1991-11-21 | Method and apparatus for writing and reading data to/from a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319520A JPH04188243A (ja) | 1990-11-21 | 1990-11-21 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188243A true JPH04188243A (ja) | 1992-07-06 |
Family
ID=18111147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319520A Pending JPH04188243A (ja) | 1990-11-21 | 1990-11-21 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274589A (ja) |
| JP (1) | JPH04188243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716276B1 (fr) * | 1994-02-16 | 1996-05-03 | Sgs Thomson Microelectronics | Circuit de réorganisation de données. |
| US5546347A (en) * | 1994-07-22 | 1996-08-13 | Integrated Device Technology, Inc. | Interleaving architecture and method for a high density FIFO |
| US6573901B1 (en) * | 2000-09-25 | 2003-06-03 | Seiko Epson Corporation | Video display controller with improved half-frame buffer |
| US7660178B2 (en) * | 2008-05-13 | 2010-02-09 | Lsi Corporation | Area efficient first-in first-out circuit |
| US11907119B2 (en) | 2021-07-14 | 2024-02-20 | Micron Technology, Inc. | Array access with receiver masking |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143652A (en) * | 1979-04-25 | 1980-11-10 | Hitachi Ltd | Series-parallel signal converter |
| JPS56101261A (en) * | 1980-01-16 | 1981-08-13 | Mitsubishi Electric Corp | Disc device |
| JPS57113482A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Semiconductor storage device |
| JPS5853255A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 回線アダプタ |
| JPS60178562A (ja) * | 1984-02-25 | 1985-09-12 | Fuji Xerox Co Ltd | デ−タ転送方法 |
| US4718039A (en) * | 1984-06-29 | 1988-01-05 | International Business Machines | Intermediate memory array with a parallel port and a buffered serial port |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| US4912680A (en) * | 1987-09-03 | 1990-03-27 | Minolta Camera Kabushiki Kaisha | Image memory having plural input registers and output registers to provide random and serial accesses |
| JPH0642196B2 (ja) * | 1988-06-09 | 1994-06-01 | 株式会社東芝 | 倍密度走査用ラインメモリ |
| US5146577A (en) * | 1989-04-10 | 1992-09-08 | Motorola, Inc. | Serial data circuit with randomly-accessed registers of different bit length |
-
1990
- 1990-11-21 JP JP2319520A patent/JPH04188243A/ja active Pending
-
1991
- 1991-11-21 US US07/795,777 patent/US5274589A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
| US10423488B2 (en) | 2016-03-01 | 2019-09-24 | Nec Corporation | Error detection device, storage apparatus and error correction method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274589A (en) | 1993-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0561306A2 (en) | Clock-synchronous semiconductor memory device and method for accessing the device | |
| JPH04188243A (ja) | 記憶装置 | |
| JPH0433029A (ja) | メモリ装置とその駆動方法 | |
| JPH09198862A (ja) | 半導体メモリ | |
| JPH023163A (ja) | 多ポートメモリ | |
| SU1026164A1 (ru) | Магазинное запоминающее устройство | |
| US8327108B2 (en) | Slave and a master device, a system incorporating the devices, and a method of operating the slave device | |
| JPS6148189A (ja) | 半導体記憶装置 | |
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPH05173870A (ja) | メモリに情報を書き込み読み出す方法及びその装置 | |
| JP2969825B2 (ja) | デュアルポートメモリ | |
| KR0140637B1 (ko) | 개선된 시프트 레지스터 | |
| JPS61120260A (ja) | 順次デ−タ記憶回路のアクセス装置 | |
| JP3185278B2 (ja) | 直交メモリ | |
| JP2953169B2 (ja) | データ処理装置 | |
| KR950005801B1 (ko) | 그래픽 시스템의 영상데이타 전송 회로 | |
| JPS63269393A (ja) | 多ポ−ト半導体記憶素子 | |
| JPS63220496A (ja) | 半導体記憶装置 | |
| JPH0255821B2 (ja) | ||
| JPS63118965A (ja) | Ｄｍａワ−ド転送方式 | |
| JPH0444699A (ja) | 直列入力並列出力メモリ回路 | |
| JPS63138591A (ja) | 先入れ先出しメモリ回路 | |
| JPH0255822B2 (ja) | ||
| JPH0844634A (ja) | 記憶装置 | |
| JPH03130847A (ja) | データ記憶装置並びにデータの書き込み方法および読み出し方法 |