SU1026164A1 - Магазинное запоминающее устройство - Google Patents
Магазинное запоминающее устройство Download PDFInfo
- Publication number
- SU1026164A1 SU1026164A1 SU797770872A SU7770872A SU1026164A1 SU 1026164 A1 SU1026164 A1 SU 1026164A1 SU 797770872 A SU797770872 A SU 797770872A SU 7770872 A SU7770872 A SU 7770872A SU 1026164 A1 SU1026164 A1 SU 1026164A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- register
- registers
- control input
- outputs
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
МАГАЗИННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, состо щее из последовательно соединенных регистров в направлении от первого к последнему и обратно через разрешающие схемы дл парафазной св зи между регистрами , кажда из которых состоит из 2VI параллельно соединенных логических элементов И,, где и- разр дность регистров, при этом информационные входы устройства соединены с входами первого регистра, а выхойы первого и второго регистров вл ютс информационными выходами устройства , - характеризующеес тем, что разрешающие входы разрешающих схем 1, через которые выходы регистров 2 с второго до предпоследнего соединены с входами следующего по пор дку нарастани номеров регистра, соединены с первым управл ющим входом 3 и через логический элемент НЕ |Б с вторым управл ющим входом 4 устройства, а разрешающие входы разрешающих схем 7, через которые входы регистров 2 с второго до предпоследнего соединены с выходами следуЬщего по пор дку нарастани номеров регистра, св заны с первым уп-, равл ющим входом 3 через элемент НЕ 6, при этом выходы второго регистра св заны через разрешающую схему 8, разрешающие входы которой св заны с вторым управл ющим входом 4 и через элемент НЕ 6 - с третьим управл ющим входом 5, с выходами первого регистра и через разрешающую схему 9, разрешающие входы которой св заны с первым и вторым управл ющими входами 3 и 4 и через (П элемент НЕ 6 - с третьим управл ющим входом 5, с входами последнего регистра, а выходы первого регистра св заны с входами второго через разрешающую схему 10, разрешающий вход которой св зан с первым управл ющим входом 3 и с : входами последнего регистра, а через разрешающую схему 11, разрешающие входы которой св заны с первым управл ющим входом 3 через элемент НЕ 6 и с вторым управл ющим входом, в.то врем как входы первого регистра св заны с выходами последнего через разрешающую схему 12,.разрешающие входы которой св заны с первым управл ющим входом 3 и-через элемент НЕ 6 - с Вторым и третьим управл ющими входами 4 и 5.
Description
Изобретение относитс к магазинному запоминающему устройству, кото рое используетс дл временного нени данных, о,брабатываемых цифровой вычислительной машиной, в котор могут сохран тьс Мм -разр дных чис и которое может быть применено в бо ших, малых и микро цифровых вычисли тельных машинах. Известна магазинна ( чеечна ) регистрова пам ть, котора используетс при построении некоторых про цессов вычислительных машин/ и состоит из VJ по VI-разр дных регистров соединенные последовательно с перво го до последнего и обратно через вентили дл парафазного -соединени регистров, состо щие из двух элементов N, причем разрешающие входы вентилей соединены с управл ющими шинами дл переноса содержимого регистров с первого к последнему, дл дублировани содержимого первого регистра во втором и дл обмена содержимых первого и второго регистIpoB . .. Недостатком магазинной пам ти вл етс отсутствие возможности пов торной записи уже обработанных данных без нарушени пор дка данных в пам ти и отсутствие возможности дл произвольного обмена данных меж ду регистрами устройства, не вывода данных из него. Известна магазинна пам ть, реал зованна в обычной пам ти, котора состоит из указател текущей чейки магазинной пам ти и чеек пам ти. Недостатками магазинной пам ти, кроме уже указанных, вл етс меньшее быстродействие, св занное с нео ходимостью считывани и записи в пам ть или из пам ти, а также и зан тость определенного объема пам ти когда магазинна пам ть вл етс частью процессорного устройства ЦЭВ Цель изобретени - создание мага зинного запоминающего устройства, сохран ющего структурную простоту магазинной пам ти и ее возможности сдвига содержимого регистров Впере дублирование первого регистра и обм между первым и вторым регистром при переносе Вперед и в последнем регистре дл дальнейшего хранени возможности любого обмена между регистрами в устройстве при подаче определенной управл ющей последовательности на его входе. Поставленна цель достигаетс тем, что магазинное запоминающее устройство, состо щее изЫу -разр дных регистров и вентилей дл парааного соединени регистров, причем каждый йентиль состоит из 2 и логических элементов И. Информационные входы устройства соединены с входами первого регистра, а информационными выходами устройства вл ютс выходы первбг.о и второго регистров. Разрешающие входы вентилей, при помощи которых выходы регистров с второго до предпоследнего соединены к входам следующего по пор дку возрастани номеров регистра, соединены с первым управл ющим входом устройства и .через элемент НЕс вторым управл ющим входом, а разрешающий вход вентилей при помощи которых входы регистров с второго до предпоследнего подключены к выходам следующего по пор дку возрастани номеров регистра, соединены с первым управл ющим входом через логический элемент НЕ, КромеТОГО, выходы второго регистра соединены с взсодами первого регистра через вентиль, разрешающие. входы которого соединены с вторым управл ющим входом и через элемент НЕ с третьим управл ющим входом и с входами последнего регистра через вентиль , входы которого соединены с первым управл ющим входом через элемент НЕ и с вторым управл ющим входом. Вхойы первого регистра соединены и с выходами последнего регистра через разрешающую схему, вентили которой подключены к первым управл ющим .одэм и через элемент НЕ к вторым и третьим входам. Преимуществом устройства вл етс , возможность произвольного параллельного обмена данных между регистрами и возможность повторной записи данных, наход щиес в первом и втором регистрах, в последней регистр дл дальнейшего хранени , при этом структурна схема сохран етс . Магазинное запоминающее устройство позвол ет производить разные типы организации ввода и вывода данных в пам ть и из пам ти: Последний вошел - первый вышел, Первый вошел - первый вышел и Первый вошел - последний вышел, что вл етс дополнительным преимуществом. Устройство позвол ет обработку, арифметических выражений, .операнды которых записаны в произвольном пор дке в магазинном запоминающем устройстве . Возможность произвольного .параллельного обмена данных между регистрами.увеличивает быстродействиемногих алгоритмов обработки данных , записанных в магазинном запоминающем устройстве, которое ведет за собой широкое: применение магазинных запоминающих устройств в проектировании больших, малых и микроцифровых вычислительных машин. На череже представлена блок-схема магазинного запоминающего устройства . Устройство состоит из N по -И-раз дных регистров и вентилей дл парафазного соединени регистров, кажды из которых состоит из 2 VI параллельно соединенных логических элементов И причем разрешающие входы регистров 2 с второго по предпоследни соединены с входами следующего по пор дку возрастани номеров регистр соединены с первым управл ющим входом 3 устройства и через элементы НЕ 6 с вторым управл ющим входом 4, а разрешающий вход вентилей 7, при помощи которых входы регистров 2, с второго по предпоследний соединены с выходами следующего по пор дку возрастани номеров регистра, соединен с первым управл ющим входом 3 через элемент НЕ 6. Выходы второго регистра соединены с входами рервого регистра через вентиль 8, разрешающие входы которого соединены с вторым управл ющим входом 4 и через элемент НЕ 6 - с третьим управл ющим входом 5 устройства ,а также с входами последнего регистра через вентиль 9, разрешающие входы которого соединены с первым и вторым управл ющим входами 3 и 4 через элемент НЕ б с третьим управл ющим входом 5. Выходы первого регистра соединены с входом второго регистра через вентиль 10, разрешающий вход которого соединен с первой управл ющей шиной 3, а.также и с входами последнего регистра через вентил 11, разрешающие входы которого соединены с первым управл ющим входом через элемент НЕ б и с вторым управл ющим входом 4, а входы первого регистра соединены с выходами после него регистра через вентиль 12, разрешающие входы которого соединены с первым управл ющим входом 3 и через элемент НЕ - с вторым и третьим управл ющим входами 4 и 5. Входы 13 и 14 записи данных устройсва соединены,, с входами первого регистра , а выходы 15 и 16 первого регистра , второго регистров соответственно вл ютс выходами устройства дл вывода данных. Входы питани и синхронизации устройства не указаны
Магазинное запоминающее устройство работает следующим образом.
При подаче на управл ющие входы 3-5 управл ющего кода 1 О О, регистры 2 соедин ютс через открытые этим кодом вентили 10,,1, 12 так что содержимое каждого регистра передаетс .циклично следующему за ним по пор дку возрастани номеров регистру . Данные fi устройств.е перенос тсц на один шаг к конечному регистру , а из последнего к первому, т.е. в устройстве реализуетс преобразование ,
123.. N-1 N
S,
N 1 2. . . N-2N-1
в котором на первом р ду наход тс номера регистров, которые принимают содержимое соответствующих регистров , указанных на втором р ду преобразовани .
При подачи управл ющего кода 101. на входы 3-5 реализуетс преобразование
1 2 3N-1 N
г
1 1 2 K-2N-1
0
.при помощи которого содержимое первого регистра записываетс во второй (дублируетс ), а содержимое остальных регистров переноситс на один шаг к последнему. Вышеуказанные уп5 равл ющие два кода служат дл заполнени магазинного запоминающего уст ройства. При подаче управл ющего кода О 1 О на входы управлени 3-5 регистры 2 соединены через вентили 7, 8, 11 причем каждый регистр переда0 ет, свое содержимое в регистр, номер ко горого опережает его, а первый регистр передает в последний, т.е. в устройстве реализуетс преобразование
5
ПЧ
41
,N-1 N
1 23
.N-1 ; , 23
при котором данные в устройстве пе (ренос тс к его началу дл вывода или обработки, причем содержимое
0 первого регистра записываетс снова в последний опустевший регистр и :Может быть использовано дл последующей обработки, если необходимо. При подаче кода 01 содержимое
5 регистров 2 переноситс циклически с последнего до второго через вентили 7 и 9, а содержимое первого регистра сохран етс , т.е. реализуетс преобразование
/1 AJ.
1)
-il
0
23
24....
которое необходимо, когда в первом регистре находитс уже полученный результат как первый операнд, а в третьем регистре - второй операнд.
5 При этом содержимое второго регистра снова запоминаетс в последнем регистре и может быть использовано дл дёшьнейшей обработки. При подаче кода 0 1 1 на входы 3-5 реали0 зуетс преобразование
1)
/ 1 2 3 .
(l 34
причем содержимое регистров 2, начина с последнего и конча третьим,
5 переноситс на один шаг вперед, а содержимое первого регистра сохран етс , кроме того оно записываетс снова в последнем регистре. Остальные два из управл ющих кодов имеют
0 аналогичное предназначение и отличаютс номером регистра, первый или второй, который должен попасть в последний регистр. При подаче кода , 110 первый и второй регистры обме- ,
5 ниваютс своим содержимым, а содержимое остальных регистров не иэмен етс , что получаетс разрешением (Схем 10 и 8. Преобразование, которое реализуетс , есть
ь
CdJinO J
и- 1N
2 3.ИI /1 2 Л2. 1 il- IM /
3
.Это преобразование необходимо дл обмены мест двух операндов при выполнении некоторых арифметических обработок. Подача кодовых комбинаци 000 и 111 на управл ющие входы :запрещена . Комбинаци управл ющих входов 3-5, при которой не измен етс содержимое какого-нибудь регистра, не предусмотрена. Если така кснлбинаци необходима, управл ющие шины
должны возможность выключатьс 1 примерно высоким импендансом ) или должна быть предусмотрена шина разрешающа обмен синхронизи { ующа ; . Информационные входы 13 :могут использоватьс дл записи считывани данных с внешней пам ти, :а входы 14 дл записи результатов арифметического устройства, входы которого соединены с выходами 15 и 16. Парафазна передача информации между регистр 1ми необходима, потому что при монофазной св зи регистры, которые сохран ют свое содержимое, будут нулированы и кроме этого св з между регистрами будут усложн тьс и комбинационна часть увеличитс . Преобразовани ,/) $, P,-t, образуют базис по отношению ко всем преобразовани м , множества i,2}i .
Этим способом любой обмен между рё гистрами может быть реализован при подаче подход щего управл ющего слова из указанных выше кодов, при котором преобразование соответствую-щее этому обмену разлагаетс в определенной последовательности ((рроизведени ) базисных преобразователей 5,6, Р, t, 9/,у . Дл получени этих разложений используетс ЦЭВМ, дл которой существуют алгоритмы и програм-мы . Например, если количество регис ров равно 8, дл реализации преобразовани
«,,/1 2 3 45 6 7 8
5 3 3 1 4 5 6 78/
необходима подача управл ющего слова 110, 010,110,101 потому что разложение преобразовани в базисе , Pit-, «V, г 8 вл етс I.t, в, t. ,
Умножение в разложенном преобразовании выполн етс слева направо, а управл ющее слово образуетс при помощи соответствующих кодов базовых преобразований в обратном пор дке . Преобразование, например,необходимо , если необходимо получить 1свадрат третьего регистра (при помощи подачи арифметическому устройству содержимого первого и второго 0 регистров), а результат сложить с содержиьвлм первого регистра, причем следующие операции используют содержимое следующих регистров в пор дке их номеров без изменений .
Claims (3)
- МАГАЗИННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, состоящее из последовательно соединенных регистров в направлении от первого к последнему и обратно через разрешающие схемы для парафазной связи между регистрами, каждая из которых состоит из -2 η параллельно соединенных логических элементов И,, где и - разрядность регистров, при этом информационные входы устройства соединены с входами первого регистра, а выходы первого и второго регистров являются информационными выходами устройства ,' характеризующееся тем, что разрешающие входы разрешающих схем 1 через которые выходы регистров
- 2 с второго до предпоследнего соединены с входами следующего по порядку нарастания номеров регистра, соединены с первым управляющим входом '3 и через логический элемент НЕ (6 с вторым управляющим входом 4 устройства, а разрешающие входы разрешающих схем 7, через которые входы регистров 2 с второго до предпоследнего соединены с выходами следукяцего по порядку нарастания номеров регистра, связаны с первым уп-. равняющим входом 3 через элемент НЕ 6, при этом выходы второго регистра связаны через разрешающую схему 8, разрешающие входы которой связаны с вторым управляющим входом 4 и через элемент НЕ 6 - с третьим управляющим входом 5, с выходами первого регистра и через разрешающую схему 9, разрешающие входы ко- с торой связаны с первым и вторым уп- <g равняющими входами 3 и 4 и через элемент НЕ 6 - с третьим управляющим входом 5, с входами последнего регистра, а выходы первого регистра связаны с входами второго через разрешающую схему 10, разрешающий вход которой связан с первым управляющим входом 3 и с. входами последнего регистра, а через разрешающую схему 11, разрешающие входы которой связаны с первым управляющим входом.
- 3 через элемент НЕ 6 и с вторым управляющим входом, в.то время как входы первого регистра связаны с выходами последнего через разрешающую схему 12,,разрешающие входы которой связаны с первым управляющим входом 3 и·через элемент НЕ 6 - с вторым и третьим управляющими входами 4 и 5.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
BG7841323A BG29114A1 (en) | 1978-11-08 | 1978-11-08 | Stack memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1026164A1 true SU1026164A1 (ru) | 1983-06-30 |
Family
ID=3905284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU797770872A SU1026164A1 (ru) | 1978-11-08 | 1979-10-19 | Магазинное запоминающее устройство |
Country Status (9)
Country | Link |
---|---|
US (1) | US4305138A (ru) |
JP (1) | JPS5567983A (ru) |
BG (1) | BG29114A1 (ru) |
DE (1) | DE2945160A1 (ru) |
DK (1) | DK433679A (ru) |
FR (1) | FR2441239B3 (ru) |
GB (1) | GB2035637B (ru) |
NL (1) | NL7907962A (ru) |
SU (1) | SU1026164A1 (ru) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2089536B (en) * | 1980-12-12 | 1984-05-23 | Burroughs Corp | Improvement in or relating to wafer scale integrated circuits |
US4504925A (en) * | 1982-01-18 | 1985-03-12 | M/A-Com Linkabit, Inc. | Self-shifting LIFO stack |
US5038277A (en) * | 1983-11-07 | 1991-08-06 | Digital Equipment Corporation | Adjustable buffer for data communications in a data processing system |
US4864544A (en) * | 1986-03-12 | 1989-09-05 | Advanced Micro Devices, Inc. | A Ram cell having means for controlling a bidirectional shift |
US4813015A (en) * | 1986-03-12 | 1989-03-14 | Advanced Micro Devices, Inc. | Fracturable x-y storage array using a ram cell with bidirectional shift |
US5649150A (en) * | 1995-04-12 | 1997-07-15 | International Business Machines Corporation | Scannable last-in-first-out register stack |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5130978B1 (ru) * | 1971-03-05 | 1976-09-03 |
-
1978
- 1978-11-08 BG BG7841323A patent/BG29114A1/xx unknown
-
1979
- 1979-10-12 DK DK466379A patent/DK433679A/da unknown
- 1979-10-19 SU SU797770872A patent/SU1026164A1/ru active
- 1979-10-19 US US06/086,430 patent/US4305138A/en not_active Expired - Lifetime
- 1979-10-24 FR FR7926386A patent/FR2441239B3/fr not_active Expired
- 1979-10-30 NL NL7907962A patent/NL7907962A/nl not_active Application Discontinuation
- 1979-11-08 JP JP14493479A patent/JPS5567983A/ja active Pending
- 1979-11-08 DE DE19792945160 patent/DE2945160A1/de not_active Withdrawn
- 1979-11-08 GB GB7938747A patent/GB2035637B/en not_active Expired
Non-Patent Citations (1)
Title |
---|
Признано изобретением по результатам экспертизы, осуществленной Ведомством по изобретательству Народной Республики Болгарии. * |
Also Published As
Publication number | Publication date |
---|---|
DE2945160A1 (de) | 1980-07-10 |
FR2441239B3 (ru) | 1981-08-14 |
GB2035637A (en) | 1980-06-18 |
US4305138A (en) | 1981-12-08 |
BG29114A1 (en) | 1980-09-15 |
NL7907962A (nl) | 1980-05-12 |
DK433679A (da) | 1980-05-09 |
JPS5567983A (en) | 1980-05-22 |
FR2441239A1 (ru) | 1980-06-06 |
GB2035637B (en) | 1983-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3287703A (en) | Computer | |
EP0248906B1 (en) | Multi-port memory system | |
JP2740063B2 (ja) | 半導体記憶装置 | |
US4031515A (en) | Apparatus for transmitting changeable length records having variable length words with interspersed record and word positioning codes | |
EP0188059B1 (en) | Semiconductor memory device having read-modify-write configuration | |
JPS59172065A (ja) | 幾何学的−算術的並列プロセツサ | |
EP0083967A2 (en) | Monolithic fast Fourier transform circuit | |
KR930014577A (ko) | 반도체 기억장치 | |
SU1026164A1 (ru) | Магазинное запоминающее устройство | |
JPS6364413A (ja) | 逐次近似レジスタ | |
JPS63140483A (ja) | メモリ回路 | |
JPH04188243A (ja) | 記憶装置 | |
JPS62245467A (ja) | シンボリツク処理システムおよび方法 | |
JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
JP3628339B2 (ja) | データアクセスシステム | |
JPS603039A (ja) | デ−タ記憶方法 | |
SU896631A1 (ru) | Устройство дл быстрого преобразовани Фурье последовательности с нулевыми элементами | |
SU674101A2 (ru) | Логическое запоминающее устройство | |
US3310664A (en) | Selective signaling apparatus for information handling device | |
JP2969825B2 (ja) | デュアルポートメモリ | |
SU1642464A1 (ru) | Вычислительное устройство | |
SU924754A1 (ru) | Ассоциативна запоминающа матрица | |
JPS6136854A (ja) | メモリ切換装置 | |
SU788173A1 (ru) | Оперативное запоминающее устройство | |
SU656052A1 (ru) | Преобразователь двоичнодес тичного кода в двоичный |