JPS59172065A - 幾何学的−算術的並列プロセツサ - Google Patents

幾何学的−算術的並列プロセツサ

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JPS59172065A
JPS59172065A JP59044231A JP4423184A JPS59172065A JP S59172065 A JPS59172065 A JP S59172065A JP 59044231 A JP59044231 A JP 59044231A JP 4423184 A JP4423184 A JP 4423184A JP S59172065 A JPS59172065 A JP S59172065A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速並列データ処理ンスアム、特に主制御装置
の制御の庫に算術および論理データ処理機能を行なう、
同じ、特有の構成の相互接続された素子（セル）の配列
で構成された並列テークプロセッサ（処理装置）に関す
る。
並列テークプロセッサは典型的に、データが並行に処理
できるようにマトリクス状に配列された多数の同じ処理
素子を用いる。通常の並列プロセッサは、おのおの隣り
のものと接続され、中央処理装置で制御されるｎＸｍ個
の同じ素子で構成されている。このやり方は高分解能映
像処理において起こる型のデータマトリクスの処理に特
に適している。このような処理配列の１つの記述とデー
タ処理におけるその多くの応用は米国特許第４．２１５
，４０１号に載っている。
上記の米国特許のプロセッサの各素子の基本的な構造１
は等速呼出し記憶装置（ＲＡＭン、単一ビット人カアキ
ュトレータ、単一ビット出力アキュムレータ、およびＮ
ＡＮＤゲ゛−ト処理素子を含む。ＲＡＭ、入力アキュム
レータの入力端子、出力アキュムレータの出力端子、お
よびＮＡＮＤゲートの１つの入力１端子はデルタバスに
接続される。入力アキュムレータからの出力信号は、出
力端子が出力アキュムレータの入力端子に接続されたＮ
ＡＮＤゲ゛−トの第２入力端子に供給される。
隣の素子と相互接続されたこの型の複数の同じ素子と中
央制御装置とを持つ土肥米国特許の並列プロセッサは大
量のデータに梗々の基本的々論理機能を高速で行なうよ
うにプログラムすることができる。適当なプログラムン
ーケ／スでこれらの基本的機能を組み合わせると、処理
装置はもっど複雑な論理機能、および算術機能さえ行な
うことができる。
上記米国特許の並列プロセッサによって大きな配列をつ
くるととができ、したがって大きなデータマトリクスの
並列処理を行なうことができるが、処理素子としてのＮ
ＡＮゎゲ゛−１・とＮＡＮＤケ−１に関連した記憶素子
の配列とを用いることにより、プログラム命令の比較的
複雑な／−クンスが必要になるとともに、複雑な論理お
よび算術機能を行なうとき速度がいくぶん遅くなる。上
記米国特許の発明者は、そこに示されたＮＡＮＤゲート
処理装置の実施例に全加算器のようなもつと複雑々処理
素子を付加すると、データ処理速度が増大することを認
識していた。しかしながらそのように処理素子にさらに
素子を伺加すると、複雑性と費用、特に犬さな配列に対
する複雑性と費用とがかなり増大する。
並列ゾロセッサ用の処理素子において論理機能を行なう
論理素子と算術機能を行なう全加算器とをこのように組
み合わせることは捷たジョージア工科大学（Ｇｅｏｒｇ
ｉａ　Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　Ｔｅｃｈｎｏｌｏｇ
ｙ　）における１９８０年９月９〜１０日の超高速計算
７／ポジウム（Ｖｅｒｙ　Ｈｉｇｈ　Ｃｏｍｐｕｔｆｎ
ｇＳｙｍｐｏｓｉｕｍ　）のために準備されたグツドイ
ヤーニアロスハース社（Ｇｏｏｄｙｅａｒ　Ａθｒｏｓ
ｐａｃｅ　）のジョンビスミツト（Ｊｏｈｎ　ｌ（、Ｓ
ｍ１ｔ　）著の「大容量並列処理装置および空中連想処
理装置の構造説明Ｊ　（Ａｒｃｈｉｔｅｃｔ、ｕ！ｒ、
ｅＤｅｓｃｒｉｐｔｉｏｎ　Ｆｏｒ　Ｔｈｅ　Ｍａｓｓ
ｉｖｅｌｙ　ＰａｒａｌｌｅｌＰｒｏｃｅｓｓｏｒ　　
（ＭＰＰ）　　Ａｎｄ、Ｔｈｅ　　八１ｒｂｏｒｎｅ　
　Ａｓ５ｏｃｉａｔｉｖｅＰｒｏｃｅｓｓｏｒ　（ＡＳ
ＰＲＯ）　）という論文にも示唆されている。このスミ
ットの論文に示されている処理素子は［論理および転送
−１機能を行なうための種々のレジスタおよび論理素子
を含む。全加算器、シフトレジスタ、および単一ビソト
レンスタは「ビット逐次算術」演算のため（（用いる。
上記の米国特許に示唆されている。ように、この装置は
別の論理および算術部を設けることによりデータ処理の
速度を高める。しかしながら、複雑性と費用とが上記米
国特許のＮＡＮＤゲート処理装置よりかなり高い。
本発明の目的は、論理演算および算術演算をきわめて高
速で行なうが、比較的簡単、特に処理素子レベルにおい
て比較的簡単な新規な並列データ処理法および装置を得
ろことである。
本発明の他の目的は、公知の並列プロセッサよりも高い
効率で算術および論理機能を行なう比較的簡単なマイク
ロインストラクンヨンで作動する新規な並列データ処理
法および装置を得ることである。
本発明のさらに他の目的は、比較的簡単な構成で、最少
の構成要素を持ち、算術および論理機能を高速で行なう
ことができる新規なビット処理法および素子を得ること
である。
本発明のさらに他の目的は、算術演算および論理（ｊＬ
算を行なう演算処理装置、特に全加算器を用いる新規な
テーク処理法および素子を得ることである。
上記および他の目的および利点は本発明によれば中央制
御装置によって制御される特有の処理素子の配列によっ
て達成される。各処理素子は、演算装置がテークビット
に論理および算術演算を行なうように制御されるように
記憶装置および信号選択回路に接続された演算装置を含
む。同じ素子の配列は、各素子を隣の素子と接続し、配
列中の端（縁）の素子は適当なデータ入出力装置と接続
することによって構成される。制御装置がゾ白グラムさ
れた順序で素子を制御しアドレス信号を供給することに
より端の素子に導入されたデータマトリクスに所望の演
算を行なう。
好ましい実施例においては、各処理素子中の演算装置は
全加算器である。１ビツトレンスタのような記憶装置が
全加算器の各入力端子に接続される。加算器は２つのデ
ータ入力端子とけた上げ入ｊＪ端子とを持つので、３つ
のそのような記憶装置を設ける。記憶装置の１つは北南
（ＮＳ）入力レジスタ、第２の記憶装置は東西（ＥＷ）
入力レジスタ、第３の記憶装置はけた上げ（０）入力レ
ジスタと名句ける。
各記憶装置の入力端子における信号選択回路は中央制御
装置からの制御信号に応答して各記憶装置に入力データ
を選択的に供給する。ＮＳ入カレンスタデータ選択回路
による選択に対して得られる信号はそれぞれ北および南
隣の素子からの北出カ信号と内用力信号、　ＮＢレジス
タそのものからの出力信号、およびデータバス信号であ
る。同様に、ＥＶ入力レジスタデータ選択回路は東およ
び西隣の素子からのそれぞれ束量力信号と湘出カ信号、
ＥＷレジスタからの出力信号、およびデータバス信号か
ら信号を選択する。けた上げ入力レジスタデータ選択回
路は全加算器からの「けた上げ」出力信号、けた上げレ
ジスタ出力信号、および好ましくは制御装置または他の
何らかの適当な信号源からの論理１１”および′論理Ｉ
ｏ１を含む。
制御装置によって選択的にアドレスできる各素子の等速
呼用し記憶装置（ＲＡＭ）の出力端子は制御装置によっ
て選択された入力信号をデータバスに供給する信号選択
回路に接続されている。加算器の「和」出力信号すなわ
ちプラス出力信号もこの選択回路に供給されて制御装置
からの命令に応答してバスに選択的に供給する。ＲＡＭ
の内容のアドレスすなわち「読み出し」以外に、　ＲＡ
Ｍには制御装置で制御してデータバスからのデータを記
憶すなわち「書き込みｊ１所望のときにはＲＡＭのデー
タ入力端子に信号選択回路を接続して他のデータ源から
のデータを書き込むことができる。もちろん、　　ＲＡ
Ｍはそれへの書き込みを含まないインストラクション（
命令）を実行するときには変化させないでおくことがで
きる。
インストラクションの適当なシエケンスを用いてデータ
を選択的に全加算器に与えて論理機能および算術機能を
行なう。たとえば、全加算器のけた上げ入力端子に接続
されたけた上げレジスタに２進の１′をあらかじめ入力
し、全加算器のけた上は出力端子から出力信号を取り出
すことにより、全加算器のデータ入力端子へ論理ＯＲが
人力される。
同様に、けた上げレジスタに２進の０″をあらかじめ入
力することにより、全加算器のけ／こ−１げ出力端子は
データ入力信号の論理ＡＮＤを供給する。
複数の転送機能、演算機能、および他の論理機能も同様
に比較的簡単なプログラムフレーチンによって命令する
ことができる。
したがってこの体系によって別の演算ち・よび論理回路
を必要としないことをＴ′！！！解されたい。全加算器
は中央制御装置内でマイクロインストラクションのシー
ケンスによって発生された命令に応答して両機能を行な
う。インスＩ・ラクンヨンの比較的短いシーケンスは素
子に演算機能と論理機能との両方を行なわせ、処理速度
を高め、プログラミングの複雑性を最小にするように命
令することができる。
本発明の上記および他の目的と利点と１−図を用いてす
る以下の説明から自業者に一明らかになるであろう。
本発明によって同じ素子の配夕１ｊとして構成された並
列プロセツサを第１図に構成図（ブロックダイヤクラム
）として機能的に示す。第１図の実施例ではね列とｍ行
の同じプ□セッザＰ素子が接続されてｎＸｍ７トリクス
を形成している。配夕Ｉノの端の素子（すなわち第１行
と最後の行の素子ｐｏ。
〜ＰｎＯ，ＰＯｍ〜Ｐｎｍおよび第１列と最後の列の素
子ＰＯＯ−ＰＯｍ　、　Ｐｎ○〜Ｐｎｍ）は図示のデー
タ入出力装置（１０）に接続される。すべての素子は制
御装置（１２）から命令信号Ｃ６〜販とアドレス信号ａ
。−りとを受信する。さら匠、クロック信号（図示しな
いビが制御装置＋ｔ　（１２）から各素子に供給され、
データ入出力装置値−制御装置（１２）によって制御さ
れる。
内部の各素子は隣の素子に接続される。したがって各素
子には４つの接続がある。具体的には各素子は北、南、
東および西隣の素子に接続される。
これらの接続は第１図ではそれぞれＮ％Ｓ、Ｋ。
およびＷで示しである。したがって各素子は制御装置（
１２）の制御のもとに隣の任意の素子とデータを交換す
ることができる。
動作においては、処理すべき入力データはデータ入出力
装置（１０）に供給さハる。この入力データはたとえば
、データ「ビクセル」、すなわち像の小さい部分を表わ
す２進ビットの大きな７トリクスを発生する作像装置か
ら供給さハる。ＩＭ接捷たは制御装置（１２）によって
データ入出力装置（１Ｄ）に供給される入力データに並
列ゾロセノッの端の素子に送られる。並列プロセツサは
制御装置（１２）によって制御されてこのデータを一連
のマイクロインストラクションに従って処理する。この
インストラクション（命令）は算術演算、論理演η、寸
たけ単にデータ転送を含む処理を命令する。
制御装置（１２）によって命令された処理作業（弓すべ
ての素子によってすべてのデータに同時に行なわれる。
たとえば入力データがプロセツサに転送されているとき
に、制御装置に１データの隣の素子への一連の簡単な転
送を命令して全テータマトリクスを負荷する（書き込む
）。この負荷動作に続いて制御装置（１２）は、素子記
憶装置中のおよび（または）隣の素子からの個々のビッ
トに加算、減算、乗算、補完、ローテーンヨン、転置全
行なうか寸たけそうてないときは算術演算および（捷た
は）論理演算を行なう作業のプログラムされたシーケア
×を命令する。処理はすへての所望の作業が行なわれる
−まてＭｅき、結果はデータ入出力装置（１０）に転送
される。
データ人出力装（？ｊ（１０）は並列プロセッサと他の
装置とのインタフェースとなる任意の適当な通常の電子
装置でよい。たとえば、この装置は処理の前後に入力デ
ータを一時的に記憶する制御できる人出力ハノファを含
む。同様に、制御装置（１２）は、ブロクラム命令の７
−ケンスに応答して適当な１埼系列の命令信号とアドレ
ス信月とを発生することができる任意の適当な従来の制
御装置でよい。適当なフ゛−タ人出力装置および制御装
置は米国％許第１１，２１５，４０１号およびそこに述
べられた従来技術に１．ｒ述されでいる。
第１図に示され／こような並列プロセッサアレー（配列
）に関連して用いられる並列プロセッザ素子の一実施例
を第２図に示ノー。素子Ｐは算術処理先ｉ’−（２０）
、　＆ｒ−まし７くは任意の適当な従来の構成の全加算
器を含む。全加算器は第１データ入力端子ＤＩ、第２デ
ータ入力端子Ｄ２．およびけた」−げ入力端子Ｃを持つ
。加算器（２０）の出力端子は和出力端子と、それぞれ
ＰＬＵＳ　（プラス）出力信号およびＣＡＲｎｙ　（け
た上げ）出力信号を含むけた＋げ出ノ〕端子とを含む。
複数の記憶装置が全加算器に接続され、第１図の制御装
置（１２）からの命令信号ｃｏ−ＣＸ（図示の実施例で
はＸは７）およびアドレス信号ａ。〜ａｙ　（図示の実
施例ではｙは６）で制御できる。図示のように全加算器
に接続された記憶装置の配列によって全加算器は論理機
能と算術機能との両機能を行なうことができる。特に、
それぞれ北／南すなわちＮＳレジスタ、東／西すなわち
ＥＷレジスク、お・よびけた上げすなわちＣレジスタと
示された単一ビツトレジスタすなわち記憶装＠　（２２
，２４，２６）はそれらの出力端子が全加算器（２０）
のＤｌ、Ｄ２、およびＣ入力端子に接続されている。特
定のデータビットのレジスタ（２２，２４，２６）・の
記憶は制御装置（１２）つ制御下にある適当な従来の信
号選択回路（ビソトマルｆゾレク９　＋ａｏｘ　）　（
２８，３０，３２）　ＶＣＸ、　ッテ決定される。
もつと詳しくは、北／南（ＮＳ　）信号選択回路すなわ
ちマルチプレクサ（２８）は４つのデータ信号ＮＳ。
Ｎ、ＢＵＳ、およびＳを受信する。これらの４っのデー
タ信号の１つを選択してＮＳレジスタ（２２）に供給す
るために、２つの制御ラインが制御装置（１２）から選
択回路（２８）−＼それぞれ制御信号Ｃ６Ｃ１を供給す
る。回路（２８）は通常のように、制御信号すなわち命
令信号Ｃ６，Ｃ１がどちらも２進の０（００）であると
、　ＮＳ信号がＮＳし〉スタ（２２）に供給されるよう
に動作する。命令信号ＣＯ、ｃｉが２進の１と２進の０
　（１０）であると、Ｎ入力信号がＮＳレジスタに供給
さルる。２進のＩＯ”と２進の−１との組み合わせ（０
１）はＢＵＳ信号をＮＳレジスタに供給し、２つの２進
のＩｌｌの組み合わせ（１１）はＳ信号をＮＳレジスタ
に供給する。
４つのデータ入力信号ＥＷ、　Ｗ、　ＢＵＳ、　Ｅの１
つが−Ｆ記と同様にして命令信号ｃ２．ｃ３に応答して
ＥＶ選択回路（ＭＵＸ）　（３０）からＥＷレジスタに
供給される。
同様にデータ直号ＣＹ、　ＺＥＲＯｌＣＡＲＲＹ　、お
よびＯＮＥの１つが選択的にＣ選択回路（ＭＵＸ）　（
３２）からｃ４．ｃ５５命令信に応答してＣレジスタ（
２６）に供給される。
全加算器（２０）のＸＵ出力端子からのＰＬＵＳ出力信
号は２人力バス選択回路（ＭＵＸ）　（ろ４）の一方の
データ入力端子に供給される。全加算器（２ｏ）のけた
上げ出力端子からのＣＡＲＲＹ出力信号は上述のように
けた上げ、すなわちＣ選択回路（６２）の１つの入力端
子に供給される。バス選択回路（６４）はｃ７７命令信
に応答して２つの入力信号の１つをデータバスに供給す
る。データバスは各データ選択回路すなわちマルチプレ
クザ回路（２８，ろ０，３８）に接続されでＢｕｓ信号
をそれに供給する。
アドレスできるマルチピント記憶装置（３６）　、好ま
しくは１２８１ノド等速呼出し記憶装置（ＲＡＭ）には
第１図の制御装置（１２）からアドレス４６号ａ。−ａ
ｙ（１２８ピッｌ−ＲＡＭに対してはｙけ６）が供給さ
れる。ＲＡＭ（３６）からのＲＡＭ出力はハ゛ス選択回
路（ろ４）の第２入力端子に供給されるが、　ＲＡＭ　
（３６）への人力信号は０６命令信号の制御の下にｒ（
ＡＭ選択回路（＋ＸＵＸ）　（ろ８）によって選択され
たＢＵＳ信号か寸たけ１イＡ　＋Ａ出力信号である。
各プロセッサ素子へのデータ入力信号は以下のとおりで
ある。ＮＳ選択回路（２８）へ供給されるＮ信号口北隣
の素子のＮＳレジスタからの信号であり、回路（２８）
へ供給されるＳ信号は南隣の素子のＮＳレジスタからの
信号である。ＦＷ選択回路（３０）に供給されるＷ信号
は西隣の素子のＥＶ／レジスタからの信号であり、回路
（ろ０）に供給されるＥ信号は東隣の素子のＥＷレジス
タからの信号である。しだがって各素子はどの隣の素子
（またけ端の素子の場合にはデータ入出力装置）からの
データビットも受容し記憶することができることがわか
る。
各プロセッサ素子からの出力信号はＮＳレジスタお・よ
びＥＷレジスタから取り出される。ＮＳレジスタ出力信
号は南および北隣の素子のＮＳ選択回路へ供給されるＮ
ｊ、−よびＳ出力信号として選定される。
ＥＷし〉スタ出勾信号（１それぞれ西および東隣の素子
のＥＷ選択回路へ供給されるＥおよびＷ出力信号として
選定される。ＮＳ出力信号はまたすぐ隣の素子のＮＳ選
択回路に供給され、ＥＷ出カ信号はすぐ隣の素子のＥＷ
選択回路に供給されろ。上記のことがら、各素子は４つ
の１隣の素子（端の素子の場合は２つの隣の素子とデー
タ入出力装置）のおのおのに供給される出力信号を発生
ずることがわかるであろう。
下の表Ｉは第１図の制御装置（１２）からの命令によっ
てデータが各素子にわたって転送されるやり方を系統的
に示す。本質的に表１は記憶装置またけバスへのすべて
のデータ転送を制御する命令を供給する第２図の素子の
完全な「構成」を示す。
表　　Ｉ ＣＯＣＪ　　Ｃ２Ｃ３Ｃ４Ｃ５Ｃ６Ｃ７１、００ｘ　　
ｘ　　ｘ　　ｘ　　ｘ　　ｘ　　　ＮＳを↑ｓｓレンス
タ・＼転送せよ２、　１　０　　ｘ　　ｘ　　ｘ　　ｘ
　　ｘ　　ｘ　　　ＮｉＮ５レジスタへ転送（ｔよ３、
　０　１ｘ　　ｙ、　　ｘ　　ｘ　　ｘ　　ｘ　　　Ｂ
［ＪＳをＮＳレジスタへ転送せよ４．１１ｘｘｘｘｘｘ
ＳをＮＳレジスタへ転送せよ５、　　ｘ　　ｘ　　０　
０　　ｘ　　ｘ　　ｘ　　ｘ　　ＥＷ　をＥＷレジスタ
へ転送せよ６　χ　Ｘ１０ＸＸＸＸＷ　　をＥＷレンス
タ・＼転送すよ７、　　Ｘ　　Ｘ　　Ｏ１ｘ　　ｘ　　
ｘ　　ｘ　　Ｂ［ＪＳをＫＷレジスタへ転送せよ８、　
　ｘ　　ｘ　　１　１　　ｘ　　ｘ　　ｘｘ　　Ｅ　　
？ＥＶ／レンスタへ転送せより、　　ｘ　　ｘ　　ｘ　
　ｘ　　ＯＱ　　ｘ　　ｘ　　ＯｆｆＣレレスタヘ４妬
苦せよ１０、　　ｘ　　ｘ　　ｘ　　ｘ　　Ｉ　　Ｑ　
　ｘ　　ＸＺＥＲＯをＣレジスタへ転送せよ１１、　　
ｘ　　ｘ　　ｘ　　ｘ　　Ｏｉ　　ｘ　　ｘ　　ＣＡＲ
ＲＹをＣレジスタへ転送せよ１２、　　ｘ　　ｘ　　ｘ
　　ｘ　　１　１　　ｘ　　ｘ　　ＯＮＥ　　をＣレジ
スタへ転送せよ１ろ　ＸＸＸＸＸＸ０Ｘ　　ＲＡＭ　　
をＲＡＭへ転送せよ１４、　　ｘ　　ｘ　　ｘ　　ｘ　
　ｘ　　ｘ　　ｌ　　ｘ　　ＰＬＵＳ［ＢＵＳ：］をＲ
ｆｉＪＡへ転送せよ１５、　　ｘ　　ｘ　　ｘ　　ｘ　
　ｘ　　ｘ　　ｘ　　Ｑ　　ＲＡＭをＢＵＳへ転送せよ
１６、　　ｘ　　ｘ　　ｘ　　ｘ　　ｘ　　ｘ　　ｘ　
　１ＰＬＵＳをＢＵＳへ転送ぜよ下の表ＩＩ　ｉｚｌい
くつかのデータ転送を同時に行なうのに用いられるＬ記
の基本命令の種々の組み合わせである全命令の例を示す
。必ずしもすべての用能な５１５令が表■に示されてい
るわけではない。
たとえばＲＡＭに同時に書き込みおよび読み出しをする
ことは不可能であるので、いくつかの組み合わせは不当
であることを理解されたい。たとえばＣ６，Ｃ７に対す
る１、０の組み合わせは不明確な結果を与えるであろう
。
表　　１１ ｃｏｃ１ｃ２ｃ３ｃ４ｃ５ｃ６ｃフ １．１０１０１０１１ＮをＩＪＳレンスタへ＋Ｊδ公す
よＷをＥｉ’／レンスタへ転送せよ ０をＣレジスタへ転送せよ ＰＴ、ＩＪｓをＲＡＭへ転送せよ ２　　　口　１ｏｉｉ　　　１　　ｏｉ　　　ｐ丁、Ｉ
ＪＳをＮＳ及びｇｗレンスタＮ贋ＡせよＯＮＥをＣレジ
スタへ転送せよ 以下かられかるようをで、命令語によって命令された上
記の基本的動作は理解の容易さのためにマイクａインス
トラク／ヨ／の表記法で書き込まれる。たとえば、上記
の表Ｉにおける第２命令によって命令された動作はＮＳ
ニーＮと書かれ、ＮｓＶジス夕はｔｌ信号て書き込寸れ
ることを意味する。同様に、表ＩＩにおけるような全命
令は上記の表記法の表１における基本命令の組み合のせ
として書くことができる。表Ｉ＋の第１しく１けＮＳニ
ーＮ　　ＥＷ：＝Ｗ　Ｏ，：＝［］ＲＡＭ　’、　＝Ｐ
ＬＵＳと書くことができる。これらはまたプログラムを
」くだめに用いられる表記法で、これｄ機砿言語に翻訳
されて制御装置（１２）に供給される。
上記のことかられかるように、各プログラム命令は成る
規則に従う「単純命令」（単純インストラク／ヨノ）と
呼ばれる成る記号法の組合せである。精密で完全な定義
は以下のとおりである。
（ｉ）　　ＢＵＳを含゛ま々い単純命令：Ｃ：＝ＯＣ：
＝１　　　　０　：＝ＯＡＲＲＹＮＳ：＝Ｎ　　　　　
　　ＮＳ：＝Ｓ　　　　　　　ＥＷ：＝ｇＥＷ：二Ｗ （ｉｉ）　　ＢＵＳを含む単純命令。
ＮＳ：＝ＰＬＵＳ　　　ＥＷ：＝ＰＬＵＳ　　　ＲＡＭ
：＝ＰＬＵＳＮｆ；’、ＫＷ’、＝ＰＬＵ！Ｅ　　ＲＡ
Ｍ：ＮＳ：＝ＰＬＩＪＳ　　ＲＡＭ：居Ａ）：＝ＰＬＵ
ＳＲＡＩφ：ＮＳ：ＥＷ：＝ＰＬＵＳ　　ＮＳ：己ＲＡ
Ｍ　　ＥＶ／：＝ＲＡＭＮＳ　：　ＥＶ／：＝ＲＡＭ 全音１で１７個の単純命令に対してＢＵＳを含−まない
７−・の単純命令とＢｕｓを含む１０′固の単純命令と
か−）ることかわかる。
プログラム命令（プログラムインストラクノヨン）はブ
ランク（空白）で分［醸され、その次にブランクと２重
のセミコロン；；が続く上記の「単純命〈・」の組合せ
で、組合せの中に°’ＲＡＭ”が現われるとその前に祭
数（ＲＡＭアドレス）があり、以下の限定を受ける。
（ａ）　　プログラム命令内には１を越えない単純命令
がＢＵＳを含む、 （ｂ）　　どれかのレンスタの名前が命令内にせいぜい
１回現われる。
したがって上記は、ゾログラム言語は上記の記号法およ
び規則で定義されるという意味でプロセッサを制御する
のに用いられるプログラムに対する「アセンブラ言語」
である。上記の記号法と厳密に上記の規則に従って書か
れた例示的なプログラムの表を以下に示す。たとえば表
■および■を見よ。このンースコードからアセンブラ言
語、通常の翻訳ルーチ／すなわち磯椋言語「アセンブラ
」は制御装置（１２）によって用いられる目的コード（
機械言語）を発生するのに用いることができる。
表記”ＢＵＳ”お・よび「単、純命令」はアセンブラ言
語の説明に用いたが、それらはアセンブラ言語の一部で
はない。以下かられかるように、　　”ＢＵＳ”へのお
よびＢＵＳ“からの転送を必要とする命令は、上記のア
センブラ言語で書かれたときパス転送段階を含−まない
。むしろ中間のバス転送段階が省略される。その上、ゾ
ロセッサ素子の実際の構成は図示のような羊−・ぐスは
含壕ない、特にＶＬＳ　Ｉ技法で構成されたときそうで
ある。
プロセッサ素子はデータを転送および記障する上記の能
ノ）を持つので、当業者にはプロセッサがマ・ｆクロイ
／ストラクンヨンの比較的簡単なノーケンスに応答して
算術機能および論理機能の両方を行なうことができるこ
とは理解されるであろう。
プログラム葡令に応答したゾロセッサ素子の動作を即角
イしやすくするために、全加算器は以下に表■に・Ｆす
貞理表に従って動作することを先ず理解すべきである。
表　　１■ ＤＩ　　　　　０　１　０　１　１　０　１　０Ｄ２　
　　　０　０　１　１　１　０　０　１Ｃ！　　　　　
００００１１１１ ＰＬＵＳ　　　　０　１　１　０　１　１　０　０ＣＡ
ＲＲＹ　　　０００　１　１　０　１　１したがって、
下の表■に不す以下のノーケンスの命令（ザブルーチン
またはマクロス）は以下の動作を行なうのに用いられる
命令を例ボしたものである。各命令は１つのクロック・
々ルスと成る動作が１クロツク・ξルスの間に同時に行
なわれることを表わす。したがって、関係Ｌ７た相ｋ・
１時間も各ルーチンに対して与えられた命令の数から知
ることができる。プログラムは、デジタルエレクトロニ
クス社（Ｄｉｇｉｔａｌ　Ｅｌｅｃｔｒｏｎｉｃ　Ｃａ
ｒｐ−）から得られるＶＡＸコンピュータで行なわれる
ＳＴＯ工Ｃゾロク　　′ラム言語で書かれることを注意
されたい。
−ｙｙ　　軍　Ｍに　堅、　　　　　　　　　　　　で
、　　υく　　　　　可（６（１咬　ｙｔ＋に　℃く　
■に　　　　　　　　　　　℃（■（で”−ＩＫ　　　
　　　冒く　　　　　）ド耐ド、℃く■くヱに’ｔｙ−
ｙｙｙｙ知く３３６− Ｘ　　　　％　　　　　　　　　　　　　　　　　　　
　　　　　　　藪　　　　≠さ　＊　桑　堅　　　　　
　　　　　　木　　　　　　　　　　　軍　事　）り＊
　　　　　　　　　　水軍　　　　　　　　　　　拳　
　　　　　軍　本　本　察　　　　　　　　駆　　　　
　　　　Ｗ説明のためたけであるが、表■の各ゾロク゛
ラム命令の前には、従うべき手続を説明するステートメ
ン１〜とルーチンで進行する前に決めなければならない
条件とがある。実際に行なわれるル−チンの一部ではな
いこれらのステートメントの前には・ξ−セント記号Ｓ
）がある。第１例においては、表■のパー）Ａは定数を
ＲＡＭ面に負荷する（書き込む）だめの−膜化された手
続と２つのもつと詳しい手続（それぞれＡＩ、Ａ２、お
よびＡろ）を示す。ル−チンＡ１においては、ル−チン
には最上の２つの項目のデータとして５ＴＯＩＣ，スタ
ック（積み重ね）中にある２つの整数を設けなければな
らない。そ（Ｄｍ　１のｐ数はＲＡＭアドレスで、第２
は定数“０”捷たは１１１である。これらの整数はそれ
ぞれ最上の次（ＲＡＭアドレス）と最上（定数０または
１）のスタックの中にある。
実際のプログラムルエチンはアポストロフ（１）の後の
ルーチンの名前で始まり、単一セミコロン（：）に訃け
る最後の命令で終る。２つの命令の最初のモノハＮＳオ
よびＥＷレジスタにＰＬＵＳを負荷し、Ｃレジスタに定
数（５ＴＯＩＣスタツクの最」−のものでは０または１
）を負荷する。ＰＬＵＳ出力信号はそれからＳＴＯ工Ｃ
スタック中で第２項目のデータとして指定されたＲＡＭ
　’アドレス位置に負荷される。
ルーチンＡ２’、　Ａ３はＲＡＭ面に定数を記憶させる
もつと特殊な例である。これらのルーチンにおいては特
定の定数、すなわちルーチンＡ２のときは０”、ルーチ
ンＡろのときは１１′をルーチンＡ１におけるのと同じ
プログラム（すなわちＲＡＭ　：＝０．／１　）を用い
て特定のＲＡＭアドレス位置に負荷する。表中の残りの
ルーチンはとれらの同じフォーマットに従ってそれらに
付属する註に示された結果を発生する。
上記のことから、種々の論理的転送外だはルーチン機能
は、種々の構成要素の接続からそれらが直接性なえない
とき間接的に行なうことができる。
たとえば、けた上げレジスタはＢＵＳに直接的に接続も
できないしＭＳ−ｉたはＥＷレンスタの内容Ｉｒ：泊接
受は取ることもできない。しかしこのレジスタは、論理
素子として全加算器を用いることにより、ＮＳおよびＥ
Ｗレジスタの内容を負荷されること、ＲＡＭ等の内容を
受は取ることができる。同様にＮＳおよびＥｌｌルジス
タは定数を直接負荷されることはできないが、適当なシ
ーケンスの命令によって間接的に負荷されることができ
る。全加算器によって行なわれる論理動作の上記の例以
外に、加算のような種々の算術演算が全加算器に適当な
入力データを単に与えることにより容易に行なえること
がわかる。
第２図の素子を用いる並列ゾロセッサがデータマトリク
スを処理するやり方は第６および第４図を参照して理解
される。第６図は、各・・ツチンク゛正方形がマトリク
ス中の特定の位置における２進の“１“ヒツトを表わし
、各自圧方形は特定の位置における２進のＩＩ　Ｑ　１
ビツトを表わす単純な６×６データマトリクスをグラフ
的に示す。
この例の目的のために、並列プロセッサは同じ素子の６
×６配列で、処理サイクルの開始においてデータマトリ
クスの各ビットは適当な素子のＲＡ　）Ａのアドレス位
置５に負荷されると仮定する。
そうするとゾロセッサ配列の第２列の第５素子（Ｐ５２
）　、第３列の第４および５素子（Ｐ４３．Ｐ５３）、
第４列の第３および４素子（ｐ３４．ｐ４４）、および
第５列の第２素子（Ｐ２５）はＲＡＭのアドレス位置５
において２進の“１′を持つ。他のすべての素子はこノ
ＲＡＭアドレス位置において２進のｌＯｌを持つ。
第４図は第６図に示すデータをイメージプロセシングに
おいて広く用いられる簡単で例示的な通常の“エロージ
ョン”処理したときの結果をグラフ的に示す。第４図か
ら図示のエロージョンプロセスの結果はそれぞれ第６お
よび第４列の第４および第３素子（Ｐ４６およびＰ６４
）における２進の１１”であることがわかる。この結果
を潜るために、各マトリクス位置の各データビットは同
じ列のその右への各ビットと比較される。２つの順次の
ビットのおのおのが２進の１１１であると、２進の１１
１は比較が開始された素子位置（「基本」素子）に対応
する素子のＲＡＭ　Ｋ記憶される。もし何か他の条件が
存在すると（両方とも“Ｏｌか一方がＩＯ”）、２進の
“０′はその素子位置のＲＡＭに記憶される、図示の実
施例においては、比較のこの結果はＲ，ＡＭアルスフに
ｉα値される。したがって第６および４　ｔｚ＋はエロ
ージョンプロセスの前後のＲＡＭアドレス５，７の内容
をグラフ的に示したものである。
第６および４図に示したプロセスを行なう一連の命令は
」以下のとおりである。
表　　■ ’ＥＲＯ３ＩＯＮ　、’ ５　ＮＳ：ＥＷ：＝ＲＡＭ　％　Ｌｏａｄ　ＦＡＭ　ａ
ｄａｒｅｅｓ　５Ｃ：＝Ｑ；；％Ｓｅｔ　ｃａｒｒｙ　
ｒｅｇｉｓｔｅｒ　Ｃｔｏ　Ｏ（ＩＮＳＴ、１）ＥＷ：
＝Ｅ　；；　％　１ｈｓｔｓｈｉｆｔ　　　（ＩＮＳＴ
、２）Ｃ：＝ＣＡＲＲＹ　％　ｒｓｇｉｓｔｅｒ　ｈａ
ｓ　ｔｈｅ　ｒｅｓｕｌｔＮＳ：誠：＝ＰＬＵＳ　　　
　　係（ＩＮＳＴ、３）７　’ＲＡＩＪ＝ＰＬＩＪＳ：
；　；％５ｔｏｒｅ　ｔｈｅ　ｒｅｓｕ１℃ｆｒｏｍ　
Ｏ１ｎｔＯＲＡＭ％ｍｌｄ、ｒｅｓｓ　１ｏｃａｔｉｏ
ｎ　７　　（ＩＮＳＴ、４）命令１　（ＩＮＳＴ、１）
はＦＷおよびＮＳレジスタの両方ＩｔＣＲＡＭアドレス
位置５のデータビットを書き込み、けた上げレジスタを
２進の“Ｏ”にセットする。命令２　ｔ−ｊ：　ＥＷ　
レジスタに、実際上アドレス位置５におけるＲＡＭテー
デー左へ各西隣の素子のＦＷレジスタにノットさせる右
隣の素子のｙレジスタからのデＴり（Ｅデータ信号）を
書き込む。さて、各”基本素子１のＲＡＭアドレス５か
らのデータはその素子のＮＳレジスタ中にあり、各基本
素ヂの東隣のＥＷレジスタからのデータは基本素子のｍ
Ｗレンスタ中　　　゛にある。けた上げレジスタはＺＥ
ＲＯにセットされているので、全加算器のけた上げ出力
端子からのＣＡＲＲＹ出力信号はＢＷおよびＮＳレジス
タ中のＡＮＤ論理機能の［８号である（上記のサブルー
チンＣを見よ）。したがって、ＣＡＲＲＹ出力信−号は
、　ＮＳおよびＥＷレジスタの両方の内容が２進の”１
１であると２進のｆｉｌであり、すべての他の条件に対
しては２進のｌＯ“である。したがって・命令６の終り
においては、各素子加算器のＣＡＲＲＹ出力信号は所望
の結果、すなわち基本素子とすぐ右隣（東隣）の素子ど
のおのおののＡＮＤ機能である。
ＲＡＭ記憶位置７に記憶された出力としてＣＡＲＲＹ信
号を得るために、上記の表■のＤｌからのサブルーチン
ＲＡＭ：＝Ｃ５ＡＶＥに類似のルーチンを用いる。
まずＣＡＲＲＹ信号がけた上げレジスタに記憶され、Ｎ
ＳおよびＥｗレジスタの両方がＰＬＵＳ信号（命令３）
のような同じ値にセットされる。ＰＬＵＳ信号はそれか
らけた上げし／メタ中の信号と同じになり、誠入力端子
に対して／ぐス選択回路およびＲＡＭ選択回路をゲート
することおよびこの信号をＲＡＭ記憶位（滲７に「書き
込む」こと（命令４）によりＲＡＭにｉ己憶されること
ができる。
上記のことから、プロセッサシステムの４つのクロック
パルスだけの期間にわたる６つの簡単な命令たけ−Ｃ６
×６データマトリクスに対する全エロージョンプロセス
は完結することがわかる。マトリクスの大きさに無関係
にこの同じプロセスは同じ数の命令で行なわれる。
第２図の実施例のプロセッサ素子を用いる他のデータ処
理の例を下の表■に示す。表■のプログラムを用いて一
独のコンボリユーシヨン（たたみ込み）プロセスが行な
われる。もつと詳しくは、データの２つの隣の点が本質
的にこのプログラムによって平均される。このプログラ
ムも５ＴＯＩＯで引かれる。
φ　而０，１．２の内容を６ビツト非負数の整数チ　の
２次元配ダ）１として翻訳させる。面０％　の内容を最
下位のビ゛ノド、面２の内容を最上位％　のビットとせ
よ。下のプログラムは各整数にその％　東隣を加え、そ
の結果得られた４ビツトの和を係　面１０，１１，１２
．１３に記憶せよ。
表　　■ ＩＡＤＤ−ＥＡＳＴ゛ Ｑ　ＮＳ：ＥＷ：＝ＲＡＭ　Ｃ：＝０　；；ｉ：＝Ｅ；
； １０　ＲＡＭ：＝ＰＬＵＳ　Ｃ：＝ＯＡＲＲＹ　；；Ｉ
　ＮＳ：ＥＷ：＝ＲＡＭ　；； ＥＷ：＝Ｅ；； １１　ＲＡＭ：＝ＰＬＵＳ　Ｃ：＝ＣＡＲＲＹ　；；２
　ＮＳ：ＥＷ：＝ＲＡＭ　；； ＦＷ：＝ｇ；； １２　ＲＡＭ：ＮＳ：ＥＷ：＝ＰＬＵＳ　　Ｃ：二ｃＡ
ＲＲＹ　　；；１３　　ＲＡＭ：二ＰＬＵＳ；；； 表■は素子の可能性をさらに示ノーために第２図のプロ
セッサ素子を用いるプロセッサに対する他の例示的なプ
ログラムを示す。表■のプログラムは第２図の素子が減
算をする可能性を示す。
表　　■ 係　面０．１　、２．ろの内容は２−補完係　ヒ゛ソト
幣数の２次元配列として翻訳俸　され、面６は符号ビッ
トを記憶する。
φ　　ルーチン　（ＳＴＯＩＣ言語）　ＭＩＮＵＳは上
記の整数の２次φ　元配列の算術的否定を計算し、その
結果を％　１ｒｆ１１．ｏ、１１，１２，１３．１４　
ニ記憶する。面（１４）ハ得らチ　れた配列の符号ビッ
トを記憶する。面（１１）チ　（４面（１０）の前に泪
算される。後者は面０の裂　コピーである（整数の最下
位のビットと係　整数の算術的否定の最下位のビットと
はチ　等しい）。
’ＭＩＮＵＳ　： ＯＮＳ　：＝ＲＡＭ　Ｏ’、＝０　；　；Ｉ　ＥＷ：＝
Ｒ，ＡＭ　　　” １１　ＲＡＭ：ＮＳ：＝ＰＬＵＳ　；；１０　ＲＡＭ：
ＮＳ：＝ＰＬＵＳ　Ｃ：＝１　：；２　ＮＳ：ＥＷ：＝
ＲＡＭ　Ｃ：＝ＣｋＲＲＹ　；；ＮＳ：＝ＰＬＵＳ　Ｃ
！：＝Ｏ；； １２ＲＡＭ：二ＰＬＵＳ　　Ｃ：＝１　　　；；３　　
ＮＳ：ＥＷ：＝ＲＡＭ　　Ｃ：二ＣＡＲＲＹ　　　；；
ＮＳ：＝ＰＬＵＳ　　　Ｏ：＝Ｏ；； １３　　ＲＡＭ：＝ＰＬＵＳ　　Ｃ：＝１　　　；；３
ＮＳ：ＥＷ＝＝ＲＡＭ　　Ｃ：＝ＯＡＲＲＹ　　　　；
　　；ＮＳ　：＝ＰＬＵＳ　　Ｃ：＝０　　　；　；１
４　　ＲＡＭ：＝ＰＬＵＳ　　　　　　　”表■のコン
ボリューションプログラムＡＤＤ　ＦＡＳＴの他の形を
本発明によって素子を用いる連列プロセッサのプログラ
ムの普遍性を示すために下の表■に示す。
表■ 多　面０，１．２の内容に２＠完６ビ′ソト整数の％　
２次元配列を表わさせる。たたし而２は打製　号ビット
を記憶し、ルーチン−１−ＡＤＤ　ＥＡＳＴ係　は前記
配列の各整数とその東隣のもチ　のとの和を計算する。
その結果得られた配チ　列は面１０，１１，１２．１３
に記憶される。最後のチ　面は符号ビツトヲ記憶する。
ルーチンＡＤＤＪＡＳＴ係　と＋−ＡＤＤ　ＥＡＳＴと
はそれらの最後の命令だ％　け異なるだけである。
’＋−ＡＤＤ　ＥＡＳＴ　： Ｑ　　ＮＳ：ＥＷ：＝ＲＡＭ　　Ｃ：二〇　　；；ｆｆ
１Ｗ：＝Ｅ　　　；； １Ｄ　ＲＡＭ：＝ＰＬＵＳ　Ｃ：＝ＣＡＲＲＹ　；；ｉ
　ＮＳ：ＥＷ：とＲＡＭ；； ＥＷ：＝Ｅ　　　　　　　　’ ｌｌＲＡＭニニＰＬＵＳ　　　Ｃ：＝ＣＡＲＲ’Ｙ　；
　　；２　ＮＳ：ＢＷ：社ＲＡＭ；； ＥＷ：＝Ｅ　　　　　　　　’ １２　　ＲＡＭ：＝ＰＬＵＳ　　Ｃ：二ＣＡＲＲＹ　　
；；１３　ＲＡＭ：＝ＰＬＵＳ　；；　　；プログラム
およびスピードの両方の種々の程度の効率は第２図に示
す素子の配列の若干の変更によって得られることを理解
されたい。たとえば、成る転送機能は、対応してハード
ウェアが少なく、プログラムの複雑性が若干増大し、ス
ピードが若干下がる全加算器（たとえば命令１１および
１２を児よ）によって行々われる。捷たは、制御信号と
選択ハードウェアを増大させることにより、成る信号転
送機能、および成る算術および論理機能さえ簡単ＶＣな
る。
たとえば、第５図は、全加算器が「借り」出力信号ＢＯ
ＲＲＯＷを含むように拡張され、ＮＳおよびＦＷ倍信号
直接データＢＵＳにゲートされる１素子の実施例を示す
。さらに、制御信号が、２進の”０“および１１ＮがＮ
ＳおよびＦＷレジスタに直接岩き込剪れ、上記の７のよ
うな命令のサブルーチンの必要性を除去するように与え
られる。また、南から北への直接のデータシフト用の０
Ｍレジスタも設けられる。
第５図において、データ入力端子ＤＩ　、　Ｄ２および
けた上げ入力端子Ｃを持つ通常の１ビット全加算器／減
算器（４ｏ）がＰＬＵＳ出カ信タカ信号ＲＲＹ　出７］
　信号、およびＢＯＲＲＯＷ出カ信号を出生信号。それ
ぞれＮＳレジスタ、ＥＷレジスタ、およびＣレジスタと
して示された単一ビットデータアキュムレータすなわち
レジスタ（４２，４４，４６）の出力端子がそれぞれ加
算器（４０）の１）１．Ｄ２、およびＣ人力端子に接続
されている。これらのレジスタ（４２，４４，４６）　
ｉｄ、クロックされたとき、それぞれ通常の信号制御、
信号選択回路（マルチプレクサＭＵＸ　）　（４Ｂ、５
０．５２）から選択的に負荷される。各回路（４８，５
０，５２）は第１図の制硬装置ｉ＆（１２）からの命令
信号に応答してその関連したレジスタに５つの入力信号
の任意の１つを選択的に供給することができる。５人力
化号選択回路（Ｍ［ＪＸ）　（５４）はデータバスＢＵ
Ｓ　Ｋ　５つの入力信号の１つを選択的に供給し、５人
力化号選択回路（ＭＵＸ）（５６）　Ｂ３つの人力信号
の１つをＣ１１レジスタとして示された狛−ヒノドアキ
ュムレータすなわちレジスタ（５８）に選択的に供給す
る。
通常の１２８Ｘ　１　ＲＡＭ　（６０）はそのデータ入
力端子ＤＩに接続されたデータＢＵＳを持つ。ＲＡＭの
アドレス入力は第１図の制御装置（１２）から７つのア
ドレス信号ａ。−Ｃ６を受は取り、ＲＡＭ出力端子ＤＯ
はバスマルチゾレクサ（Ｂ　ＭＩＸ）　（５４）の１つ
の入力に接続される。ＲＡＭの書込み可能化入力端子は
、入力端子にＣ９，ＣｊＯおよびクロック（ＣＬＫ）信
号を受は取る通常の論理ゲート（６２）からの出力信号
によって制御される。
制御装置（１２）からのｃＯ＋Ｃ１、およびＣ１１命令
信号に応答してＮＳ信号選択回路（ＮＳ　Ｍｏｘ）（４
８）はＮＳＬ／ジスタ（４２）からの出力信号、ＢＵＳ
信号、それぞれ北および南隣の素子からのＮおよびＳ信
号、および制御装置によって選択的に”１”捷たはｌｏ
“にセットされる制御信号Ｃ４５の中から信号を選ぶ。
ＫＷ信号選択回路（ＥＷ　ＭＵＸ）　（５０）ｋｊＥＷ
し）　スタ（４４）　ノ出力信号、それぞれ東および西
隣の素子がらのＥおよびＷ信号、　ＢＵＳ信号、および
制御装置からのＣ１５命令の中から信号を制御装置から
のＣ２，Ｃ５およびＣ１２命令信号に応答して選択する
。けたトげ信号選択回路（ＣＭＵＸ）　（５２）は制御
信号（１２）からのＣ４，Ｃ５、および０１３命令信号
に応答してＣＡＲＲＹＢＯＲＲＯＷ　、　ＢＵＳ　、　
Ｃ１５、およびＣ信号の１つを選び、パス信号選択回路
（Ｂ　ＭＵＸ）　（５４）けＣ６，Ｃ７、およびＣ９命
令信号に応答してＮＳレジスタからの出力信号。
ＫＷレジスタの出力信号、ＰＬＵＳ信号、ＣＭし〉スタ
の出力信号、およびＲＡＭ出力信号からデータバスＢＵ
Ｓに供給する信号を選択する。
第５図に示す素子は、いくつかの機能がけるがに単純な
プロクラムで行なわれる以外は第２図の素子と同じよう
に動作する。たとえば、全加算器からのけた上げ出力信
号があるために、減算は第５図の素子によって直接性な
われる。第２図の全加算器は減算に１つの信号を補完す
る中間のステップが必要であった。その上、０Ｍレジス
タによって南隣の素子から北隣の素子へのデータシフト
が進行中の処理を妨害することなく行なわれる。したが
って、たとえば全マトリクスが、先に負荷されたマＩ・
リクスが処理されている間に０Ｍレジスタに負荷される
。
同様に、第５図の実施例によってプログラマはＨ５命令
信号で制御することにより１ＯＮまたは１１１をＮＳお
よびＥＶ／レンスタに直接負荷することができる。これ
によって上記の命令７におけるようなザブルーチンの必
要がなくなる。さらに、Ｃレジスタ選択回路（５２）は
ＢＵＳから直接負荷することができるので、」二記の９
のようなザブル−チンは、ＮＳ信号をＢＵＳに供給し、
それからＮＳ信号を直接Ｃレジスタに負荷するように簡
単化することができる。第５図の素子構成によって可能
にされる他のプログラムの簡単化は当業者には理解でき
るであろう。
本発明によって素子の配列として構成されたゾロセッサ
の記憶装置はプロセッサの動作の理解をさらに容易にす
るために記憶「而」として７Ｊ＜すことができる。たと
えば第６図においては第５図の実施例の０Ｍ記憶装置す
なわらレジスタは面内で北方向には直接シフトできるが
他の方向にはンフ］・できない記憶面として示されてい
る。両方の素子の実施例のＮＳ記憶装置すなわちビンス
タはデータを牝および南の方向に直接ソフトできる記憶
面として示しである。両方の素子の実施例のＥＷ紀憶装
置す々わちｌ／レジスタデータを束と西に直接７７トで
きる記憶面を形成するＣレジスタとＲＡＭとで形成され
る記憶面はデータを直接７フトさせる能力はない。した
がって、Ｃレジスタ記憶１１■］とＲＡＭの１２８枚の
記憶面とは記憶面内で直接７フトする能力はないものと
して示す。もちろん、Ｃレノスタ記憶面およびＲＡＭ記
憶面からのデータは１つの素子から他の素子にシフトす
ることはできるが、直　　・接の／フトではない。この
データを直接ソフトする記１意面（Ｎｓ、Ｅｗ捷たけ、
第５図の実施例ではＣＭ）へ捷ずシフトさせるような中
間のステップが必要である。
本発明の素子配列で構成された並列プロセッサは大規模
集積回路（ＬＳＩ）として構成することができる。この
ような構成では最大数の素子に対してピンの数を最少に
する配列の形があるであろう。
適当な数学的解析によって、たとえば第６図の実施例を
構成するとき、ＬＳＩチップ上の１素子についての通信
伝達ピンの数を最少にする長方形配列は”ｍ゛方向なわ
ち鉛直（北／南）方向の素子のむが水平な“ｎ”（東／
西）方向の素子の２倍多い配列であることがわかる。た
とえば、北／南方向に全部で８つの素子、束／西夕方向
に８つの米子（８×８配列）を持つチップは東／西方向
に６つの素子、北／南の方向に１２の素子を持つ（６×
１２の配列）チップと同数のピンを持つ。８×８配列に
は６４個の素子があり、６×１２配列には７２個の素子
があるので、第５図の素子を用いるときにはｍ＝２ｎの
ｍＸｎ配列のＬＳＩ回路をつくる方が経済的である。
第２図の素子の構成では、　ＬＳＩチップ上の最大数の
素子に対して、各方向に同数の素子を持つＪ（方形のマ
トリクスすなわち配列をつくると、ヒ０ンの数が最少に
なることがわかる。そうすると上記の例においては８×
８配列が最大の配列の大きさに対して最少数のピンを持
つことになる。
このような構成において上記の機能がデータハスのよう
な特別の接続なしにどのようにして得られるかを理解し
やすくするために、本発明による１つの可能な超大規模
集積回路（ＶＬＳＩ）の素子を部分的に第７図に示す。
第７図に今までの実施例の処理素子（エレメント）を含
む素子（セル）の部分を通常のＶＬＳＩ「格子」図を用
いて示す。図の左側に示す信号は今寸でに説明した制御
信号と記憶信号である。たたし信号とその補数との両方
はたいていの場合（たとえばＥＷ／およびＥＷ倍信号に
与えられる。第７図で鉛１ム線は水平線の左から供給さ
れた信号の論理Ａ　Ｎ　Ｄ機能を表わす。もつと詳しく
は、鉛直線をたどって２本の水平線の交点に点があると
、鉛直線」二の信号は水平線上にはいってくる２つの信
号のＡＮＤ機能である。最上の水平線上の信号は各鉛直
線に与えられるンステムクロノクである。
したがって、最も左の鉛直線に現われる唯一の信号はク
ロックである。右の方へ次の鉛直線上の信号はＮＳ／Ａ
ＮＤ　ｃ６　ＡＮＤ　ｃ７　ＡＮＤ　ＣＬＫ／である。
右の方へ次の線ではｇｗ／、Ｑ／、　、　ｃ７／　、お
よびＯＬＫ／のＡＮＤである。鉛直線はまた図の底でグ
ループで相互接続されている。このような各グループ接
続は鉛直線」二に現われるすべての信号の論理的ＯＲを
表わす。
鉛直線のこれらのグループからの出力信号は第７図の底
に示しである。それらはそれぞれ左から右へＲＡＭデー
タ入力信号、　ＮＳレンスタ入力信号、ＫＷレジスタ入
力信号、ＣＭレジスタ入力信号、お上びＣレジスタ入力
信号の電流値を表わすＤ工／、ＮＳ／、ｇｗ／、［、Ｍ
／、およびＣ／である。
第７図の構成は第５図に関連して説明した全加算器／減
算器として機能することは当業者には理解されるであろ
う。たとえば、「ＯＲをとられた」鉛直線の各グループ
は全体で加算器／減算器真理光機能を行なうＣ／、ＮＳ
、ＫＷおよびｃ　、　ＮＳ　、　ＥＷ／およびｃ　、　
ＮＳ／、ＥＶおよびＣ／、ＮＳ／　、　ＥＷ／のＡ−Ｎ
Ｄを与える４本の線を持つ。第２および５図の実施例に
おけると同じ意味ではデータバスはないが、論理配列の
中でパス機能は行なわれる。
本発明の素子を用いるプロセッサの１つの構成を第１図
に、ｍとｎのどちらも１より大きいとき、ｍＸｎ素子の
長方形配列として示したが、他の構成も望ましいかも知
れない。たとえば線形データの処理を含む用途において
は、線形配列（ｍ−１のときのｍｘｎ素子）が有用であ
ろう。そのような線形プロセッサの１つの可能な構成を
第８図に示す。
第８図において、複数の同じプロセッサ素子Ｐ１−Ｐｎ
　（たとえば簡単のために第２図の実施例の素子）が、
各素子の東端子Ｅが各その隣の西端子Ｗに接続され、各
素子の南端子Ｓがその隣の素子の北端子■くに接続され
るように接続される。最初および最後の素子Ｐ１および
Ｐｎはそれぞれそれらの北および西端子Ｎ、Ｗおよび南
および東端子Ｓ１Ｅがデータ入出力装置（１０つに接続
されている。各素子は制御装置（１２つから命令信号ｃ
Ｏ〜ＣＸとアドレス信号ａ□〜ａｙとを受信する。
データ入出力装置は、１行の素子があるだけなので、各
Ｎ、Ｓ、　ＪおよびＷ信号に対して唯一つの入出カライ
ンがあるだけである点を除いて、第１図に関連して説明
したものと同様である。同様に制御装置も第１図に関連
して説明したものと同様である。
線形データは、それを入出力装置（１２つから第１素子
、それから次の素子へと全ラインのデータがプロセッサ
に記憶される壕でシフトさせることによってプロセッサ
に書き込捷れる。または、ラインの全データは、プロセ
ッサと入出力装置との間のわずかに変更した、並列接続
と平行にプロセッサに７フトすることができる。データ
が書き込まれるとき、プロセッサは上に説明したように
任意の所望の仕方で制御することができてデータに轡術
および（′ｉたは）論理機能を行なう。処理されたデー
タはそれから入出力装置にソフトしてさらに使用するこ
とができる。
以上本発明の原理、好ましい実施例、および動作の態様
を説明した。しかし実施例は例ポのためであって限定の
ためではないから、保護せられるべき本発明は特殊な実
施例に限定されない。さらに、当業者には本発明の精神
から逸脱することなく変化変形ができる。
【図面の簡単な説明】
第１図は本発明の素子を用いて構成された並列データプ
ロセッサの機能的構成図である。 第２図は本発明のプロセッサ素子の１つの実施例の機能
的構成図である。 第３および４図は本発明の並列プロセッサによるエロー
ジョン処理の前後のデータマトリクスのグラフ的表示図
である。 第５図は本発明のプロセッサ素子の他の実施例の機能的
構成図である。 第６ン１は第５図の実施例の素子の構造を用いる並列ゾ
ロセッサの記憶面のグラフ的表示図で、適当な場合の各
面内のデータ転送の方向を示す。 第７図は１つの可能な超大規模集積回路（ＶＬＳＩ）技
術で構成された本発明の素子の機能図である。 第８図は本発明の素子で構成された線形プロセツサの機
能的構成図である。 特許出願代理人 弁理士　　山　　崎　　行　　造 手わ”ＣネＩｌｊ正書 昭和５９年　４月２９臼 特ＩＩ′Ｊ″枝自゛　　殿 １　小イ′１の表示 昭和５９年持重１′Ｉ願第１１４２３１号２　発明の名
称 幾伺学的−粋１（・ｉ的並列プ［」セツリ３　　？＋ｌ
ｉ正をする者 事イ′１どの関係　　特￥１出願人

Claims (1)

  1. 【特許請求の範囲】 （１）　　プコクラム命令に応答して制御信号を発生す
    る制御装置と、 ６つの入力端子と２つの算術出力端子とを持つ算術処理
    素子（エレメント）と、算術素子で論刊１演算と算術演
    算との両方が行々われるように前記算術処理素子と前記
    制御装置とに接続され、制御装置からの制御信号に応答
    して複数の所定の信号の中の選択されたものを前記処理
    素子の入力端子に供給するように個々に制御できる複数
    の記憶装置とをおのおの含む複数の相互接す、された同
    じ素子（セル）とを備えた、デジタルデータ信号を処理
    する複数の素子（セル）を持つ並列データプロセッサ。 （２）　　お−のおの少なくとも２つの隣の素子（セル
    ）または少なくとも１つの隣の素子と外部のデータ諒ま
    たはデータ吸込みに接続された、ｎＸｍＸｍマドラスに
    相互接続されたｎ×ｍ個の素子を含む特許請求の範囲第
    １項記載のデータプロセソサ。 （３）内部の各素子（セル）が４つの隣の素子に接続さ
    れ、端（縁）の各素子が少なくとも２つの隣の素子と、
    端の素子の成るものにデータを供給し、端の素子の成る
    ものからデータを受は取るデータ入出力装置とに接続さ
    れるｎＸｍマトリクスに相互接続されたｎＸｍ個の素子
    を含む特許請求の範囲第１項記載のデータゾロセノザ。 （４）　　前記算術処理素子（エレメント）は２つのデ
    ータ入力端子と、けた」−げ入力端子と、和出力端子と
    、けた」二げ出力端子とを持つ全加算器である特許請求
    の範囲第１項記載のデータプロセッザ。 （５）前記算術処理素子（エレメント）は２つのデータ
    入力端子と、けた上げ入力端子と、和出力端子と、けた
    上げ出力端子とを持つ全加算器であり、前記複数の記憶
    装置は出力端子と選択的にアドレスできる記憶位置とを
    持つ多重ヒツト記憶装置を含み、前記制御装置からの制
    御信号げ記憶されたデータ信号を選択的に前記出力端子
    に与える記・億アドレス信号を含む、特許請求の範囲第
    １項記載のデータゾロセッサ。 （（ｊ）前記算術処理素子（エレメント）は２つのデー
    タ入力端子と、けた上げ入力端子と、和出力端子と、け
    た上げ出力端子とを持つ全加算器である特許請求の範囲
    第２項記載のデータプロセッサ。 （７）　　前記算術処理素子は２つのデータ入力端子と
    、けた−１−け入力端子と、和出力端子と、けた上げ出
    力４ｉ子とを持つ全加算器である特許請求の範囲第６項
    記載のデータゾロセッサ。 （８）　　前記算術処理素子は２つのデータ入力端子と
    、けた上げ入力端子と、和出力端子と、けた」二げ出力
    端子とを持つ全加算器であり、前記複数の記憶装＠は出
    力端子と選択的にアドレスできる記ｔσ位置とを持つ多
    重ビツト記憶装置を含み、ＡｉＪ記制御装置からの制ｍ
    １ｊ信号は記憶されたデータ信号を選択的に前記出力端
    子に与える記憶アドレス信号を含む、特許請求の範囲第
    ２項記載のデータゾロセッサ。 （９）　　前記算術処理素子は２つのデータ入力端子と
    、けた上げ入力端子と、和出力端子と、けた上げ出力端
    子とを持つ全加算器であり、前記複数の記憶装置は出力
    端子と選択的にアドレスできる記憶位置とを持つ多重ビ
    ット記憶装置を含み、前記制御装置からの制御信号は記
    憶されたデータ信号を選択的に前記出方端子に与える記
    憶アドレス信号を含む、特許請求の範囲第３項記載のデ
    ータプロセッサ。 ００）前記算術処理素子は２つのデータ入力端子、けた
    上げ入力端子、和出力端子、借り出力端子、およびけた
    上げ出力端子を持つ全加算器／減算器である、特許請求
    の範囲第１項記載のデータゾロセッサ。 （１１）　　前記算術処理素子は２つのデータ入力端子
    けた上げ入力端子、和出力端子、［４り出力端子、およ
    びけた上げ出力端子を持つ今加１　’ｔ！”ｉ　／減算
    器である、特許請求の範囲第２項記載のデータゾロセッ
    サ。 ０２）前記算術処理素子は２つのデータ入力端子、けた
    上は入力端子、和出力端子、借り出方端子、およびけた
    上げ出力端子を持つ全加算器／減算器である、特許請求
    の範囲第３項記載のデータゾロセッサ。 （Ｉ３）　　前記複数の記憶装置は出力端子と選択的に
    アドレスできる記憶位置とを持つ多重ビツト記憶装置を
    含み、前記制御装置からの制御信号は記憶されたデータ
    信号を前記出力端子に選択的に与える記憶アドレス信号
    を含む、特許請求の範囲第１０項記載のデータプロセッ
    サ。 ０４）　　前記複数の記憶装置は、おのおの前記複数の
    所定のデータ信号の１つを書き込むように選択的に制御
    することができる第１、第２、および第３単一ビノドデ
    ータレジスタを含む、特許請求の範囲第１３項記載のデ
    ータプロセッサ。 （１５）各素子（セル）はデータ・ぐスと、少なくとも
    加算器の和出力端子と多重ビット記憶装置の出力端子と
    からの信号と含む複数のデータ信号の１つを選択的に与
    える装置とを含む、特許請求の範囲第１４項記載のデー
    タプロセッサ。 （１６）　　前記多重ヒツト記憶装置は等速呼出し記憶
    装置である、特許請求の範囲第１５項記載のデータプロ
    セッサ。 （１７）前記複数の記憶装置は、おのおの前記複数の所
    定のデータ信号の１つを書き込むように選択的に制御で
    きる第１、第２および第３単一ビノドデータレジスタを
    含む、特許請求の範囲第５項記載のデータゾロセッサ。 （則　各素子（セル）はデータバスと、少なくとも加算
    器の和出力端子と多重ビツト記憶装置の出力端子とから
    の信号を含む複数のデータ信号の１つを選択的に与える
    装置とを含む、特許請求の範囲第１７項記載のデータゾ
    ロセッサ。 （１９）　　前記多重ビット記憶装置は等速呼出し記憶
    装置である、特許請求の範囲第１８項記載のデータプロ
    セッサ。 （２０）第１および第２データ入カ端子、けた北げ入力
    端子、和出力端子、およびけた、上は出力端子を持つ全
    加算器と、 データ入力端子、データ出ノＪ端子、および複数のアド
    レス端子を持つアドレスできる多重ビット記憶装置と、 第１制御信号に応答してデータバスに前記多重ヒ゛ノド
    記憶装置の出力端子からの出力信号または全加算器の和
    出力端子からの出力信号を選択的に与える・ぐヌ選択装
    置と、 第２制御信号に１芯答して多重ビツト記憶装置の入力端
    子に多重ビット記憶装置からの出力信号またはデータバ
    スからのバス出力信号を選択的に与える装置と、 第３制御信号に応答して全加算器のけた上げ入力端子に
    けた」二げ出力端子からのけた上げ出力は号または所望
    の論理レベルを選択的に与えるけた上げ入力アキュムレ
    ータと、 第４制御信号に応答して全加算器の第１および第２デー
    タ入力端子の一方にデータ、Ｓスからの第１データ入力
    信号、第２データ入力信号、または・２ス入力信号を選
    択的に与える第１テーク入カアキユムレータ装置と、 第５制御信号に応答して全加算器の前記第１および第２
    データ入ブシ瑞子の他力に第６データ入力信号、第４デ
    ータ入力は号、捷だは前記バス入力信号を選択的Ｋｔｊ
    える第２テータ入カブキユムレータ装置と を備えたデジタルデータの単一　ビットを処理するデー
    タ処理素子（セル）。 Ｑ】）第１および第２テータ入カ端子と、けた１−げ入
    力端子と、和出力端子と、けた１−げ出力端子とを持つ
    全、１ビット加算器と、 加算器のけた上げ入力端子に接続された単、−ビットけ
    た」−げ記憶装置と、 加算器の第１および第２データ入力端子の一方に接続さ
    れた第１単一ビノドデータ記憶装置と、 加算器の第１および第２データ入力端子の他方に接続さ
    れた第２単一ビツトデータ記憶装置と、 データ入力端子およびデータ出力端子を持つ等速呼出し
    記憶装置と、 データバスと、 第１制（財）信号に応答して、少なくとも等速呼出し記
    憶装置出力端子からの出力信号と加算器の和出力端子か
    らの出力信号とデータバスとを含む複数の単一ビットデ
    ータ信号の１つを選択的に与えるバス選択装置と、 加算器のけた上げ出力端子からの出力信号と単一ビット
    けた上げ記憶装置に記憶された信号とを含む複数の単一
    ビットデータ信号の１つを第２制御信号に応答して単一
    ビットけた上げ記憶装置に選択的に与える装置と、 第１単一ビソトデータ記憶装置に記憶された信号とデー
    タバス上の信号と２素子（セル）入力端子からの出力信
    号とを含む複数の単一ビットデータ信号の１つを第６制
    御信号に応答して第１単一ビツトデータ記憶装置に選択
    的に与える装置と、 第２単一ビノドデータ記憶装置に記憶された信号とデー
    タバス上の信号と２素子入力端子からの出力信号とを含
    む複数の単一ビントデ〜り信号の１つを第４制御信号に
    応答して第２単一ビソトデータ記憶装置に選択的に与え
    る装置とを備えだデジタルデータ信号を処理するデータ
    処理素子。 （イ）第１、第２、お」；び第６入力端子ど少なくとも
    第１および第２出力端子とを持ち、前記出力端子にそれ
    ぞれ第１、第２、および第６人勾１１ｊ１５子に印加さ
    れた第１、第２．および第６人力信号の算術処理の結果
    に関する信号を発生する算術処理装置と、 前記算術処理装置の前記第１、第２、および第６入力端
    子に接続された、制御信号に応答してそれぞれ前記第１
    、第２および第６人力信号として複数の畦−ビツトデー
    タ入力信号の１つを選択的に記憶する複数の単一ビット
    デジタル信号記憶装置と、 アドレスされた記憶位置から複数の単一ビットデータ入
    力信号の１つを供給する出力端ニア−ｆ！：持つ、アド
    レスできる多重ビツト記憶装置とを備え、 前記算術処理装置と前記記憶装置とけ相］Ｕ接続され、
    前記制御信号によって、算術処理装置が前記複数の単一
    ヒ゛ツトデータ入力信号に算術演算および論理演算の両
    方を行なうように制御される、 単一ビノドデジタル信号を処理するデータ処理素子（セ
    ル）。 （ハ）　前記算術処理装置は第１および第２データ入力
    端子、けた上は入力端子、和出力端子、およびけたＬげ
    出力端子を備えている、特許請求の範囲第２２項記載の
    データ処理素子。 （ハ）　前記算術処理装置は２つのデータ入力端子、け
    た上げ入力端子、和出力端子、借り出力端子、およびけ
    たーヒげ出力端子を持つ全加算器／減算、器である特許
    請求の範囲第２２項記載のデータ処理素子。 （ハ）　前記複数の記憶装置は出力端子と選択的にアド
    レスできる記憶位置とを持つ多重ビ゛ソト記憶装置を含
    み、前記制御装置からの制御信号は記憶されたデータ信
    号を前記出力端子に選択的に与える記憶アドレス信号を
    含む、特許請求の範囲第２４項記載のデータ処理素子。 （ハ）　前記複数の記憶装置は、おのおのｌ］ｆＪ　記
    複数の所定のデータ信号の１つを書き込むように選択的
    に制御できる第１、第２、および第３１￥ｉ−ヒツトデ
    ータレジスタを含む、特許請求の範囲第２５項記載のデ
    ータ処理素子。 （イ）　各素子は、データ・ぐスと、少なくとも加算器
    の和出力端子と多重ビット記憶装置の出力端子とからの
    信号を含む複数のデータ信号の１つを選択的に与える装
    置とを含む、特許請求の範囲第２６項記載のデータ処理
    素子。 ＠　前記多重ビツト記憶装置は等速呼出し記憶装置であ
    る特許請求の範囲第２７項記載のデータ処理素子。
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